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32位单精度浮点加法器。进行用加法运算,仿真输出
32位除法器的测试程序, 由随机向量产生函数产生一组随机数 来验证计算书否正确
多位bcd码乘法,已测试通过,多位bcd码乘法,已测试通过
verilog实现16*16位乘法器,带测试文件
用VHDL实现四位乘法器,不直接用乘法实现,一来节省资源,二来可提高速度!
VHDL实现的8位乘法器,所有仿真全部通过
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