16位收发器

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16位加法器，需要的拿去，经仿真试验成功的

2016-01-30 101 16位收发器

16位锁存器，此程序通过quartusII软件调试通过

2014-01-05 97 16位收发器

基于verilog的乘法器设计，发上来与大家一起分享一下

2025-05-11 5 16位收发器

verilog实现16*16位乘法器，带测试文件

2013-12-18 118 16位收发器

16位的移位寄存器，加上testbench,可以在modelsim里面运行~

2015-07-18 181 16位收发器

16*16的字符发生器，利用EX_Ⅲ实验系统提供的字符矩阵显示、时钟等硬件支持，设计一个共阴16×16点阵控制接口，在时钟信号的控制下，将一串16×16点阵字符扫描显示输出。

2025-01-12 5 16位收发器

16位高速加法器，采用verilog语言编写，已经成功仿真，能够运行

2013-12-24 167 16位收发器

16位数字相关器，通过4个4位相关器和两级加法电路组成

2013-11-29 64 16位收发器

2013-12-17 189 16位收发器

· 摘要：  本文从移位器的功能描述、结构分析入手,并详细阐述了一款16位DSP处理器的高频率低功耗移位器的三个模块的设计. 

2024-07-08 7 16位收发器