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VHDL/FPGA/Verilog
verilog描述 23：59：59-00：00：00自减计时器 按set键
verilog描述
23：59：59-00：00：00自减计时器
按set键，进入设置，依次是反向计时，小时，分钟，秒设置，然后有进入反向计时，
在方向计时状态，按timmer键，进入计时，在计时状态，按timmer可以暂停和计时切换，
暂停状态，按ADJ,直接清零，设置状态按timmer键或是60秒无外部输入信号，退出设置状态 ...