该论文讨论如何采用一种串行无逆的Berlekamp-Massey(BM)算法,设计应用于DVB系统中的RS(204,188)信道编码/解码电路,并通过FPGA的验证.RS解码器的设计采用无逆BM算法,并利用串行方式来实现,不仅避免了求逆运算,而且只需用3个有限域乘法器就可以实现,大大的降低了硬件实现的复杂度,并且因为在硬件实现上,采用了3级流水线(pipe-line)的处理结构.RS编码器的设计中,利用有限域常数乘法器的特性对编码电路进行优化.这些技术的采用大大的提高了RS编/解码器的效率,节省了RS编/解码器所占用资源.
上传时间： 2013-08-05
上传用户：BOBOniu
本文提出了一种高速Viterbi译码器的FPGA实现方案。这种Viterbi译码器的设计方案既可以制成高性能的单片差错控制器，也可以集成到大规模ASIC通信芯片中，作为全数字接收的一部分。 本文所设计的Viterbi译码器采用了基四算法，与基二算法相比，其译码速率在理论上约提升一倍。加一比一选单元是Viterbi译码器最主要的瓶颈所在，本文在加一比一选模块中采用了全并行结构的设计方法，这种方法虽然增加了硬件的使用面积，却有效的提高了译码器的速率。在幸存路径管理部分采用了两路并行回溯的设计方法，与寄存器交换法相比，回溯算法更适用于FPGA开发设计。为了提高译码性能，减小译码差错，本文采用较大译码深度的回溯算法以保证幸存路径进行合并。实现了基于FPGA的误码测试仪，在FPGA内部完成误码验证和误码计数的工作。 与基于软件实现译码过程的DSP芯片不同，FPGA芯片完全采用硬件平台对Viterbi译码器加以实现，这使译码速率得到很大的提升。针对于具体的FPGA硬件实现，本文采用了硬件描述语言VHDL来完成设计。通过对译码器的综合仿真和FPGA实现验证了该方案的可行性。译码器的最高译码输出速率可以达到60Mbps。
上传时间： 2013-04-24
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TKS仿真器B系列快速入门
上传时间： 2013-10-31
上传用户：aix008
A) 实现虚拟存储B) 实现对文件的按名存取C) 实现对文件的按内容存取D) 实现对文件的 高速输入输出(17) 分页显示当前文件 ... A) 执行SPLIB B) 执行SPDOS C) 装载拼音模块D) 装载五笔字型输入模块(32) 在汉字输入状态下,按下Shift+a组合键后,输入了＿＿。
上传时间： 2013-12-23
上传用户：zhoujunzhen
这是一个rs译码器的verilog程序运行于quatus
上传时间： 2015-05-31
上传用户：mikesering
本书第一部分讲述的是传统的网络接口N e t B I O S、重定向器以及通过重定向器进行的各类 网络通信。尽管本书大部分内容均围绕Wi n s o c k编程这一主题展开，但是， A P I比起Wi n s o c k 来，仍然具有某些独到之处
上传时间： 2015-07-08
上传用户：恋天使569
介绍一个基于U S B 2 . 0 接口和D S P 的高速数据采集处理系统的工作原理设计及实现该高速数据 采集处理系统采用TI 公司的TMS320C6000 数字信号处理器和Cypress 公司的USB2.0 接口芯片可 以实现高速采集和实时处理有着广泛的应用前景
上传时间： 2013-11-27
上传用户：koulian
四选一选择器,输入四个,输出1个.当NM=00时选A 当NM=01时选B 当NM=10时选C 当NM=11时选D
上传时间： 2013-12-25
上传用户：woshiayin
PWM控制电机,用PWM控制电机,熟悉定时器Timer A/B的编程方法。用Timer A作为脉宽调制信号产生的定时器.了一个函数F_Pwm(int a,int b) 用于PWM设置，传入两个参数第一个用于频率设置，第二个用于占空比设置。
上传时间： 2015-10-10
上传用户：athjac
介绍了viterbi译码器的编解码器的设计，包括decoder.v,encoder.v.control.v,ram.v等，压缩 包里面有pdf说明
上传时间： 2013-12-20
上传用户：zhichenglu
