CCSDS组织(空间数据系统咨询委员会)于2005年公布了新的图像压缩标准，该标准算法采用基于小波变换的比特平面编码方法，支持无损有损压缩编码和精确码率控制并具有较好的抗误码能力和非常高的图像压缩性能，能满足实际应用中的多种需求。同时该算法具有较低的算法复杂度，易于低功耗硬件实现，并且对航天图像具有较高的适应性，因此，在航天应用方面具有广阔的前景。 本论文主要针对CCSDS图像压缩算法的FPGA硬件实现，在有限的硬件资源下，提出高速高效的CCSDS图像压缩编码器设计方案并在已有的FPGA硬件平台上加以实现。本文首先对CCSDS图像压缩算法的编码原理进行详细介绍；然后提出DWT、BPE和码流组织这三大模块的并行化硬件实现方案，并给出了进行批量仿真测试的仿真平台设计方案。最后在Xilinx VIRTEX-II FPGA平台上经过成功验证，测试结果表明系统各项技术指标可满足星载图像压缩的要求。
上传时间： 2013-06-13
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高性能ADC产品的出现，给混合信号测试领域带来前所未有的挑战。并行ADC测试方案实现了多个ADC测试过程的并行化和实时化，减少了单个ADC的平均测试时间，从而降低ADC测试成本。本文实现了基于FPGA的ADC并行测试方法。在阅读相关文献的基础上，总结了常用ADC参数测试方法和测试流程。使用FPGA实现时域参数评估算法和频域参数评估算法，并对2个ADC在不同样本数条件下进行并行测试。 本研究通过在FPGA内部实现ADC测试时域算法和频域算法相结合的方法来搭建测试系统，完成了音频编解码器WM8731L的控制模式接口、音频数据接口、ADC测试时域算法和频域算法的FPGA实现。整个测试系统使用Angilent33220A任意信号发生器提供模拟激励信号，共用一个FPGA内部实现的采样时钟控制模块。并行测试系统将WM8731.L片内的两个独立ADC的串行输出数据分流成左右两通道，并对其进行串并转换。然后对左右两个通道分别配置一个FFT算法模块和时域算法模块，并行地实现了ADC参数的评估算法。在样本数分别为128和4096的实验条件下，对WM8731L片内2个被测.ADC并行地进行参数评估，被测参数包括增益GAIN、偏移量OFFSET、信噪比SNR、信号与噪声谐波失真比SINAD、总谐波失真THD等5个常用参数。实验结果表明，通过在FPGA内配置2个独立的参数计算模块，可并行地实现对2个相同ADC的参数评估，减小单个ADC的平均测试时间。FPGA片内实时评估算法的实现节省了测试样本传输至自动测试机PC端的时间。而且只需将HDL代码多次复制，就可实现多个被测ADC在同一时刻并行地被评估，配置灵活。基于FPGA的ADC并行测试方法易于实现，具有可行性，但由于噪声的影响，测试精度有待进一步提高。该方法可用于自动测试机的混合信号选项卡或测试子系统。
上传时间： 2013-06-07
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·摘 要:本文介绍基于计算机并行端口的微型步进电机控制系统。针对双极型两相步进电机，设计了由集成音频功率放大器TDA1521组成的步进电机平衡桥式功率驱动电路；由计算机并行端口的数据端口组成步进电机的脉冲分配器，由软件实现步进电机的脉冲分配、电机的速度控制和断电相位记忆功能，通过对数据端口的扩展实现对6个步进电机的控制。
上传时间： 2013-07-15
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·作者：耿德根 宋建国 马潮 叶勇建 出版社：北京航空航天大学出版社图书简介：本书详细介绍ATMEL公司开发的AVR高速嵌入式单片机的结构；讲述AVR单片机的开发工具和集成开发环境（IDE）,包括avr Studio调试工具、AVR单片机汇编器和单片机串行下载编程；学习指令系统时,每条指令均有实例,边学习边调试,使学习者看得见指令流向及操作结果,真正理解每条指令的功能及使用注意事项；介绍AVR系列多
上传时间： 2013-07-17
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高速数字设计及信号完整性分析是从事硬件设计必读之物。
标签： 高速数字
上传时间： 2013-05-26
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TJA1042 高速CAN收发器产品数据手册(中)
上传时间： 2013-06-16
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·摘 要:讨论了直线步进电机的高速运行特性，着重分析了它们的极限起动速率和极限停止速率，以及极限连续运行频率和极限力速特性，给出了极限起动频率的估算方法。
标签： 直线步进电机
上传时间： 2013-06-03
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本文档是华为的内部培训教材，关于高速数字电路的设计。
上传时间： 2013-08-06
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很好的高速电路设计实践经验，是专家无私的奉献。好的话请给评价，谢谢。
上传时间： 2013-05-17
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高速数字电路设计。第一章 互连的重要性，第二章 理想传输线构造，第三章 串扰，第四章 非理想连接问题，第五章 连接器，过孔和封装
上传时间： 2013-04-24
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