无线局域网(WLAN)是未来移动通信系统的重要组成部分。由于摆脱了有线连接的束缚，无线局域网具有移动性好、成本低以及网络传输故障少等诸多优点，得到了越来越广泛的发展与应用。正交频分复用(OFDM)技术具有抗多径衰落，频谱利用率高等优点，特别适合于无线环境下的高速数据传输，是高速无线局域网的首选技术之一。从IEEE802.11a，IEEE802.11g到IEEE802.1n都是以OFDM为基础。随着OFDM技术的普及以及下一代通信技术对OFDM的青睐，研究与实现应用于无线局域网的OFDM关键技术具有一定的意义。 本文首先介绍了WLAN的基本概念及相关协议标准和OFDM系统的工作原理，并描述了基于IEEE802，11a和IEEE802.11n标准的OFDM系统的数据帧结构以及系统参数。文中对OFDM传输系统的关键算法进行了详细的研究。然后以Xilinx公司的ISE10.1为软件平台，利用VHDL描述的方式，并以FPGA(现场可编程门阵列)芯片SPARTAN-3E为硬件平台，研究实现了适用于IEEE802.11a和IEEE802.11n的64点16bits复数块浮点结构的FFT模块，(2，1，7)卷积编码和维特比译码模块，以及分组检测和符号定时模块，并进行了仿真、综合、下载验证等工作。
上传时间： 2013-06-25
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Scaler是平板显示器件(FPD，Flat Panel Display)中的重要组成部分，它将输入源图像信号转换成与显示屏固定分辨率一致的信号，并控制其显示在显示屏上。本文在研究图像缩放算法和scaler在FPD中工作过程的基础上，采用自上而下(Top-down)的设计方法，给出了scaler的设计及FPGA验证。该scaler支持不同分辨率图像的缩放，且缩放模式可调，也可以以IP core的形式应用于相关图像处理芯片中。 图像缩放内核是scaler的核心部分，它是scaler中的主要运算单元，完成图像缩放的基本功能，它所采用的核心算法以及所使用的结构设计决定着缩放性能的优劣，也是控制芯片成本的关键。因此，本文从缩放内核的结构入手，对scaler的总体结构进行了设计；通过对图像缩放中常用算法的深入研究提出了一种新的优化算法——矩形窗缩放算法，并对其计算进行分析和简化，降低了计算的复杂度。FPGA设计中，采用列缩放与行缩放分开处理的结构，使用双口RAM作为两次缩放间的数据缓冲区。使用这种结构的优势在于：行列缩放可以同时进行，数据处理的可靠性高、速度快：内核结构简单明了,数据缓冲区大小合适，便于设计。此外，本文还介绍了其他辅助模块的设计，包括DVI接口信号处理模块、缩放参数计算与控制模块以及输出信号检测与时序滤波模块。 本设计使用Verilog HDL对各模块进行了RTL级描述，并使用Quartus II7.2进行了逻辑仿真，最后使用Altera公司的FPGA芯片来进行验证。通过逻辑验证和系统仿真，证明该scaler的设计达到了预期的目标。对于不同分辨率的图像，均可以在显示屏上得到稳定的显示。
上传时间： 2013-05-30
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射频电路PCB设计的规则，希望对PCB设计人员有所帮助。
上传时间： 2013-04-24
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扩频通信，即扩展频谱通信技术(Spread Spectrum Communication)，它与光纤通信、卫星通信一同被誉为进入信息时代的三大高技术通信传输方式。 扩频通信是将待传送的信息数据用伪随机编码序列，也即扩频序列(SpreadSequence)调制，实现频谱扩展后再进行传输。接收端则采用相同的编码进行解调及相关处理，恢复出原始信息数据。 扩频通信系统与常规的通信系统相比，具有很强的抗人为干扰，抗窄带干扰，抗多径干扰的能力，并具有信息隐蔽、多址保密通信等特点。 现场可编辑门阵列FPGA(Field Programmable Gate Array)提供了极强的灵活性，可让设计者开发出满足多种标准的产品。FPGA所固有的灵活性和性能也可让设计者紧跟新标准的变化，并能提供可行的方法来满足不断变化的标准要求。 EDA 工具的出现使用户在对FPGA设计的输入、综合、仿真时非常方便。EDA打破了软硬件之间最后的屏障，使软硬件工程师们有了真正的共同语言，使目前一切仍处于计算机辅助设计(CAD)和规划的电子设计活动产生了实在的设计实体论文对扩频通信系统和FPGA设计方法进行了相关研究，并且用Altera公司的最新的FPGA开发平台QuartusII实现了一个基带扩频通信系统的发送端部分，最后用软件Protel99SE设计了相应的硬件电路。 该系统的设计主要分为两个部分。第一部分是用QuartusII软件设计了系统的VHDL语言描述代码，并对系统中每个模块和整个系统进行相应的功能仿真和时序时延仿真；第二部分是设计了以FPGA芯片EP1C3T144C8N为核心的系统硬件电路，并进行了相关测试，完成了预定的功能。
上传时间： 2013-07-26
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信息安全在当今的社会生产生活中已经被广为关注，对敏感信息进行加密是提高信息安全性的一种常见的和有效的手段。 常见的加密方法有软件加密和硬件加密。软件加密的方法因为加密速度低、安全性差以及安装不便，在一些高端或主流的加密处理中都采用硬件加密手段对数据进行处理。硬件加密设备如加密狗和加密卡已经广泛地应用于信息加密领域当中。 但是加密卡和加密狗因为采用的是多芯片结构，即采用独立的USB通信芯片和独立的加密芯片来分别实现数据的USB传输和加密功能，如果在USB芯片和加密芯片之间进行数据窃听的话，很轻易地就可以获得未加密的明文数据。作者提出了一种新的基于单芯片实现的USB加密接口芯片的构想，采用一块芯片实现数据的USB2.0通信和AES加密功能，命名为USB2.0加密接口芯片。 USB2.0加密接口芯片采用了USB2.0接口标准和AES加密算法。该加密芯片可以实现与主机的快速通信，具有快速的密码处理能力，对外提供USB接口，支持基于USB密码载体的自身安全初始化方式。 根据设计思想，课题研究并设计了USB2.0加密接口芯片的总体硬件架构，设计了USB模块和AES加密模块。为了解决USB通信模块与AES加密模块之间存在的数据处理单元匹配以及速度匹配问题，本文设计了AESUSB缓冲器，优化了AES有限域加密算法。最后，利用VerilogHDL语言在FPGA芯片上实现了USB2.0加密接口芯片的功能，并在此基础之上对加密芯片的通信和加密性能进行了测试和验证。
上传时间： 2013-05-24
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LDPC(Low Density Parity Check)码是一类可以用非常稀疏的校验矩阵或二分图定义的线性分组纠错码，最初由Gallager发现，故亦称Gallager码.它和著名Turbo码相似，具有逼近香农限的性能，几乎适用于所有信道，因此成为近年来信道编码界研究的热点。 LDPC码的奇偶校验矩阵呈现稀疏性，其译码复杂度与码长成线性关系，克服了分组码在长码长时所面临的巨大译码计算复杂度问题，使长编码分组的应用成为可能。而且由于校验矩阵的稀疏特性，在长的编码分组时，相距很远的信息比特参与统一校验，这使得连续的突发差错对译码的影响不大，编码本身就具有抗突发差错的特性。 本文首先介绍了LDPC码的基本概念和基本原理，其次，具体介绍了LDPC码的构造和各种编码算法及其生成矩阵的产生方法，特别是准循环LDPC码的构造以及RU算法、贪婪算法，并在此基础上采用贪婪算法对RU算法进行了改进。 最后，选用Altera公司的Stratix系列FPGA器件EPls25F67217，实现了码长为504的基于RU算法的LDPC编码器。在设计过程中，为节省资源、提高速度，在向量存储时采用稀疏矩阵技术，在向量相加时采用通过奇校验直接判定结果的方法，在向量乘法中，采用了前向迭代方法，避开了复杂的矩阵求逆运算。结果表明，该编码器只占用约10％的逻辑单元，约5％的存储单元，时钟频率达到120MHz，数据吞吐率达到33Mb/s，功能上也满足编码器的要求。
上传时间： 2013-06-09
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同步技术在许多通讯系统中都是至关重要的，而WCDMA作为第三代移动通信的标准之一，对其同步算法进行研究是非常必要的。FPGA在许多硬件实现中充当了很重要的角色，所以研究如何在FPGA上实现同步算法是非常具有实际意义的。 本文讨论了三步小区搜索的算法，仿真了其性能，并且对如何进行算法的FPGA移植展开了深入的讨论。 本文对三步小区搜索的算法按照算法计算量和运算速度的标准分别进行了比较和讨论，并以节省资源和运行稳定为前提进行了FPGA移植。最终在主同步中提出了改进型的PSC匹配滤波器算法，在FPGA上提出了采用指针型双口RAM的实现方式；在辅同步中提出了改进型PFHT算法并采用查表遍历算法判决，在FPGA上提出了用综合型逻辑方式来实现；在导频同步中采用了移位寄存器式扰码生成算法，并引入了计分制判决算法。 与以往的WCDMA同步的FPGA实现相比，本文提出的实现方案巧妙地利用了FPGA的并行运算结构，在XILINX的V4芯片上只用了500个slice就完成了整个小区搜索，最大限度地节省了资源，为小区搜索在FPGA中的模块小型化提供了途径。
上传时间： 2013-08-05
上传用户：leileiq
本课题深入分析了GPS软件接收机基于FFT并行捕获算法并详细阐述了其FPGA的实现。相比于其它的捕获方案，该方案更好地满足了信号处理实时性的要求。 论文的主体部分首先简单分析了扩频通信系统的基本原理，介绍了GPS系统的组成，详细阐述了GPS信号的特点，并根据GPS信号的组成特点介绍了接收机的体系结构。其次，通过对GPS接收机信号捕获方案的深入研究，确定了捕获速度快且实现复杂度不是很高的基于FFT的并行捕获方案，并对该方案提出了几点改进的措施，根据前面的分析，提出了系统的实现方案，利用MATLAB对该系统进行仿真，仿真的结果充分的验证了方案的可行性。接着，对于捕获环节中的核心部分—FFT处理器，设计中没有采用ALTERA提供的IP核，独立设计实现了基于FPGA的FFT处理器，并通过对一组数据在MATLAB中运算得到结果和FPGA输出结果相对比，可以验证该FFT处理器的正确性。再次重点分析了GPS接收机并行捕获部分的FPGA具体实现，通过捕获的FPGA时序仿真波形，证明了该系统已经能成功地捕获到GPS信号。最后，对全文整个研究工作进行总结，并指出以后继续研究的方向。 本课题虽然是对于GPS接收机的研究，但其原理与GALILEO、北斗等导航系统的接收机相近，因此该课题的研究对我国卫星导航事业的发展起到了积极的推动作用。
上传时间： 2013-08-06
上传用户：青春123
随着计算机科学在人机交互领域的极大发展，作为人脸信息处理中的一项关键技术，人脸检测现在已经成为模式识别，计算机视觉和人机交互领域不可缺少的一部分。但是，人脸检测算法存在计算量大、速度慢等缺点。软件实现方式无法达到实时处理要求，而现有的硬件实现需要占用大量硬件资源。 本文针对现有人脸检测硬件实现的缺点，通过对Adaboost算法和现有硬件结构的分析，提出了双流水线硬件检测架构：扫描窗口流水线、特征向量流水线。并在Vertex-II Pro FPGA平台验证成功，达到实时检测的标准。具体工作和创新点包括如下几点： 介绍了人脸检测的原理以及人脸检测经典算法。其中，详细介绍了Adaboost算法。 对现有的结构进行详细分析。指出现有各架构的缺点，即资源占用多，检测速度慢。针对这两个问题，本文提出了一个适合嵌入式应用的扫描窗口、特征向量双流水线检测硬件架构，详细说明了该架构的工作原理，并在该架构基础上，通过加入预测加载技术，进一步提高检测速度。随后，采用存储器访问效率，架构内部存储单元大小，检测时间长短，运算单元数量四个标准，详细比较了新架构和现有架构的差别，显示出新架构的优势。 基于提出的架构，给出了Adaboost人脸检测系统的VLSI实现方案。本文中，采用自顶向下的设计方法将人脸检测系统分成若干个子模块，然后对每个子模块进行详细的设计和说明，给出了每个子模块的硬件架构、状态转换以及verilog实现后的仿真波形。 采用Xilinx公司的VII Pro FPGA开发板完成人脸检测系统的硬件验证。FPGA验证结果表明对于QCIF分辨率的视频图像，人脸检测系统能够达到50fps的检测速度，满足实时检测的要求。
上传时间： 2013-06-15
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H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-22
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