小波变换是一种新兴的理论，是数学发展史上的重要成果。它无论对数学还是对工程应用都产生了深远的影响。最新的静态图像压缩标准JPEG2000就以离散小波变换(DWT)作为核心变换算法。 本文首先较为详细地分析了小波变换的理论基础，对多分辨率分析、Mallat算法和提升算法做了介绍。然后分析了JPEG2000所采用的小波滤波器，并引入了一个新的LS97小波。该小波系数简单、易于硬件实现，并且与CDF97小波有很好的兼容性，可作为CDF97小波的替代者。使用Matlab对CDF97小波和LS97小波的兼容性做仿真测试，结果表明这两个小波具有几乎相同的性能。在确定所用的小波后，本文设计了二维离散小波变换的硬件结构。设计过程中对标准二维小波变换做了优化，即将行变换和列变换的归一化步骤合并计算，这样可以减少两次乘法操作。另外还使用移位加代替乘法，提取移位加中的公共算子等方式来优化设计。对于边界数据的处理，本文采用了嵌入式对称延拓技术，不需要额外的缓存，节约了硬件资源。为提高硬件利用率，本文将LeGall53小波变换和LS97小波变换统一起来，只要一个控制信号就可实现两者之间的转换。本文所提出的结构采用基于行的变换方式，只需要六行中间数据即可完成全部行数据的小波变换。采用流水线技术提高了整个设计的运行速度。最后也给出了二维离散小波反变换的实现结构。 在完成硬件结构设计的基础上，使用Verilog硬件描述语言对整个设计进行了完全可综合的RTL级描述，采用同步设计，提高了可靠性。在Xilinx公司的FPGA开发软件ISE6.3i中对正反小波变换做了仿真和实现，结果表明，本设计能高速高精度地完成正反可逆和不可逆小波变换，可以满足各种实时性要求。
上传时间： 2013-07-25
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EDA课程设计报告(交通信号控制器的VHDL的设计)，vhdl语言！！1
上传时间： 2013-06-23
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直接数字合成(DDS)技术采用全数字的合成方法，所产生的信号具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等诸多优点。本文研究的是一种基于DDS/FPGA的多波形信号源系统，其中，DDS技术是其核心技术。DDS可以精确地控制合成信号的三个参量：幅度、相位以及频率，因此利用DDS技术可以合成任意波形。但因其数字化合成的固有特点，使其输出信号中存在大量杂散信号。杂散信号的主要来源是：相位截断带来的杂散信号；幅度量化带来的杂散信号；DAC的非线性特性带来的杂散信号。这些杂散信号严重影响了合成信号的频谱纯度。因此抑制这些杂散信号是提高合成信号谱质的关键。 本文在研究各种抑制DDS杂散技术的基础上，提出了中和加扰技术，这可以在很大程度上减小杂散对DDS输出信号谱质的影响。 EP1S808956C6是一款高性能的FPGA芯片，其超强的数据处理能力十分适合应用于DDS多波形信号源的开发。在QuartusⅡ平台下运用Verilog HDL语言和原理图设计可以很方便地应用各种抑制杂散信号的方法来提高输出信号的谱质。 结合高速DDS技术和FPGA两者的优点，本文设计了一种基于DDS/FPGA的多波形信号源，它能完成正弦波、余弦波、三角波、锯齿波、方波、AM、SSB、FM、2ASK、2FSK、π/4-QDPSK等多种信号。使得所设计的信号源可以适应多种不同的工作环境，给工作带了方便。
上传时间： 2013-07-27
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随着频率合成理论和高速大规模集成电路的发展，信号发生器作为一类重要的仪器，在通信、检测、导航等领域有着广泛的应用。特别是在高压电力系统的检测领域，常常需要模拟电网谐波的标准信号源对检测设备的性能进行校验，例如高压电力线路的相位检测，避雷器的性能检测，用户电能表的性能校验等。为此，本文围绕一种新型的参数可调谐波信号发生器进行了研究和设计，课题得到了常州市科技攻关项目的资助。 本文首先论述了频率合成技术的发展，并将直接数字频率合成技术与传统的频率合成技术进行了比较。然后深入研究了DDS的工作原理和基本结构，从频域角度分析了理想参数和实际参数两种情况下DDS的输出频谱。在此基础上，详细分析了引起输出杂散的三个主要因素，并对DDS的杂散抑制方法进行了仿真研究。最后对参数可调谐波信号发生器进行了软硬件设计。 在系统设计的过程中，本文以Altera公司的FPGA芯片EPF10K70RC240-2为核心，利用开发工具MAX+PLUSⅡ并结合硬件描述语言VHDL设计了一种频率、相位、幅度、谐波比例可调的谐波信号发生器。详细阐述了该信号发生器的体系结构，并进行了软硬件的设计和具体电路的实现。实验结果表明，系统的性能指标均达到了设计要求，且具有使用简单、集成度高等特点。
上传时间： 2013-05-20
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本课题深入分析了GPS软件接收机基于FFT并行捕获算法并详细阐述了其FPGA的实现。相比于其它的捕获方案，该方案更好地满足了信号处理实时性的要求。 论文的主体部分首先简单分析了扩频通信系统的基本原理，介绍了GPS系统的组成，详细阐述了GPS信号的特点，并根据GPS信号的组成特点介绍了接收机的体系结构。其次，通过对GPS接收机信号捕获方案的深入研究，确定了捕获速度快且实现复杂度不是很高的基于FFT的并行捕获方案，并对该方案提出了几点改进的措施，根据前面的分析，提出了系统的实现方案，利用MATLAB对该系统进行仿真，仿真的结果充分的验证了方案的可行性。接着，对于捕获环节中的核心部分—FFT处理器，设计中没有采用ALTERA提供的IP核，独立设计实现了基于FPGA的FFT处理器，并通过对一组数据在MATLAB中运算得到结果和FPGA输出结果相对比，可以验证该FFT处理器的正确性。再次重点分析了GPS接收机并行捕获部分的FPGA具体实现，通过捕获的FPGA时序仿真波形，证明了该系统已经能成功地捕获到GPS信号。最后，对全文整个研究工作进行总结，并指出以后继续研究的方向。 本课题虽然是对于GPS接收机的研究，但其原理与GALILEO、北斗等导航系统的接收机相近，因此该课题的研究对我国卫星导航事业的发展起到了积极的推动作用。
上传时间： 2013-05-29
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频率合成技术广泛应用于通信、航空航天、仪器仪表等领域，目前，常用的频率合成技术有直接频率合成、锁相频率合成和直接数字频率合成(DDS)等。其中DDS是一种新的频率合成方法，是频率合成的一次革命。全数字化的DDS技术由于具有频率分辨率高、频率切换速度快、相位噪声低和频率稳定度高等优点而成为现代频率合成技术中的佼佼者。随着数字集成电路、微电子技术和EDA技术的深入研究，DDS技术得到了飞速的发展。 DDS是把一系列数字量化形式的信号通过D/A转换形成模拟量形式的信号的合成技术。主要是利用高速存储器作查寻表，然后通过高速D/A转换产生已经用数字形式存入的正弦波(或其它任意波形)。一个典型的DDS系统应包括以下三个部分：相位累加器可以时钟的控制下完成相位的累加；相位一幅度码转换电路一般由ROM实现；D/A转换电路，将数字形式的幅度码转换成模拟信号。 现场可编程门阵列(FPGA)设计灵活、速度快，在数字专用集成电路的设计中得到了广泛的应用。本论文主要讨论了如何利用FPGA来实现一个DDS系统，该DDS系统的硬件结构是以FPGA为核心实现的，使用Altera公司的Cyclone系列FPGA。 文章首先介绍了频率合成器的发展，阐述了基于FPGA实现DDS技术的意义；然后介绍了DDS的基本理论；接着介绍了FPGA的基础知识如结构特点、开发流程、使用工具等；随后介绍了利用FPGA实现直接数字频率合成(DDS)的原理、电路结构、优化方法等。重点介绍DDS技术在FPGA中的实现方法，给出了部分VHDL源程序。采用该方法设计的DDS系统可以很容易地嵌入到其他系统中而不用外接专用DDS芯片，具有高性能、高性价比，电路结构简单等特点；接着对输出信号频谱进行了分析，特别是对信号的相位截断误差和幅度量化误差进行了详细的讨论，由此得出了改善系统性能的几种方法；最后给出硬件实物照片和测试结果，并对此作了一定的分析。
上传时间： 2013-04-24
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现场可编程门阵列(FPGA)是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,它结合了微电子技术、电路技术和EDA(Electronics Design Automation)技术。随着它的广泛应用和快速发展,使设计电路的规模和集成度不断提高,同时也带来了电子系统设计方法和设计思想的不断推陈出新。 随着数字电子技术的发展,数字信号处理的理论和技术广泛的应用于通讯、语音处理、计算机和多媒体等领域。离散傅立叶变换(DFT)作为数字信号处理中的基本运算,发挥着重要作用。而快速傅里叶变换(FFT)算法的提出,使离散傅里叶变换的运算量减小了几个数量级,使得数字信号处理的实现变得更加容易。FFT已经成为现代数字信号处理的核心技术之一,因此对FFT算法及其实现方法的研究具有很强的理论和现实意义。 本文主要研究如何利用FPGA实现FFT算法,研制具有自主知识产权的FFT信号处理器。该设计采用高效基-16算法实现了一种4096点FFT复数浮点运算处理器,其蝶形处理单元的基-16运算核采用两级改进的基-4算法级联实现,仅用8个实数乘法器就可实现基-16蝶形单元所需的8次复数乘法运算,在保持处理速度的优势下,比传统的基-16算法节省了75％的乘法器逻辑资源。 在重点研究处理器蝶形单元设计的基础上,本文完成了整个FFT处理器电路的FPGA设计。首先基于对处理器功能和特点的分析,研究了FFT算法的选取和优化,并完成了处理器体系结构的设计；在此基础上,以提高处理器处理速度和减小硬件资源消耗为重点研究了具体的实现方案,完成了1.2万行RTL代码编程,并在XILINX公司提供的ISE 9.1i集成开发环境中实现了处理器各个模块的RTL设计：随后,以XILINX Spartan-3系列FPGA芯片xc3S1000为硬件平台,完成了整个FFT处理器的电路设计实现。 经过仿真验证,本文所设计的FFT处理器芯片运行速度达到了100MHz,占用的FPGA门数为552806,电路的信噪比可以达到50dB以上,达到了高速高性能的设计要求。
上传时间： 2013-04-24
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对弓网故障的检测在列车提速的今天显得尤其重要，原始故障图像数据量的巨大使实时存储和传输故障图像极其困难。JPEG作为一种低复杂度、高压缩比的图像压缩标准在多媒体、网络传输等领域得到广泛的应用。和相同图像质量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前静态图像中压缩比最高的。 FPGA以其设计灵活、高速的卓越特性，逐渐成为许多应用中首先器件，尤其是与Verilog和VHDL等语言的结合，大大变革了电子系统的设计方法，加速了系统的设计进程。 本文旨在研究并实现一种实时采集并对特定帧进行压缩传输的方法。通过采用可编程逻辑器件FPGA来实现整个采集、显示、压缩和传输，使系统具有可定制、高速度等优点。 本文首先介绍了开发硬件可编程逻辑门阵列FPGA及其开发语言Veridlog，并介绍了FPGA的设计方法及开发流程；接着介绍了PAL制视频采集的相关知识及设计，其中主要包括基于I2C总线的模拟视频解码控制、视频的数字化ITU-R BT.601标准介绍及视频同步信号的获取、基于SDRAM的视频帧存储、VGA显示控制设计；随后介绍了JPEG标准，并根据故障检测的特点，设计了针对灰度图像压缩的JPEG编码器，设计中先分别对组成JPEG编码器的二维DCT变换模块、量化模块、Z字扫描模块、变换直流系数的差分脉冲编码模块、交流系数的游程编码模块、哈夫曼编码模块及打包模块进行了仿真测试，然后再对整个JPEG编码器进行了测试；最后设计了单帧视频的SRAM缓存，并将缓存的源图像采用本文设计的JPEG编码器进行压缩，再设计一个仅包含发送功能的UART 将压缩后的码流传输到PC机，在PC机上通过将接收的码流以ASCⅡ码的形式还原为采集图片。 本文实现了整个采集压缩系统，同时也进一步验证了本文设计的灰度图像JPEG编码器的正确性。相信本文无论是对弓网故障的图像检测，还是对于JPEG编码器的芯片设计都有一定的参考价值。
上传时间： 2013-04-24
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基于MATLAB 7.0的信号调制与解调分析
上传时间： 2013-07-21
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本文提出了一种以直接数字频率合成（DDS）技术为基础的信号发生器的设计。采用单片机AT89C51 控制DDS 芯片AD9850 产生频率可调的正弦信号，并通过低通滤波器得到纯正的信号，最后经过
上传时间： 2013-04-24
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