微电子技术的发展，特别是可编程逻辑器件的产生加速了电子设计技术的发展，现代电子设计技术的核心日趋转向基于计算机的电子设计自动化技术，即EDA技术。EDA技术采用的自顶向下设计流程代替了原有的自下而上设计流程，缩短了集成电路的开发周期，节省了开发费用，促进了集成电路的发展。布局布线是计算机设计自动化的一个重要环节，也是计算机辅助设计的一个重要课题，其性能的好坏直接影响到电子设计自动化技术的可靠性。 本文首先介绍了布局布线前的背景知识，然后对学术上成熟的VPR布局布线工具所采用的算法进行了阐述，分别介绍用于布局的模拟退火算法和布线的A*迭代式迷宫搜索算法，最后重点研究了自动布线算法，并作出了以下改进；根据FPGA布线算法的需要对双向启发式搜索算法进行了相应的理论分析及改进；基于VPR实现了网线递增排序方法，并与网线递减排序进行了比较；在原有的时序驱动布线启发式函数中引入了面积约束条件以节约FPGA布线的面积。 通过对测试数据的分析比较，发现：引入双向启发式搜索算法能大大增加布线拆线的速度；递增有序比递减有序布线减少了运行时间；时序驱动布线算法中引入面积约束后，大大减少了布线面积。
上传时间： 2013-07-17
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激光测距是激光技术在军事上最早和最成熟的应用，自1961．年美国休斯飞机公司研制成功世界上第一台激光测距机之后，激光测距技术发展迅速。如今，它已经被广泛运用于军用领域和民用领域。为了进一步提高我国激光测距水平，研制更高性能激光测距机依然是我国国防科技研究中的重要课题之一。其中，测距精度是激光测距机的一个重要参数。而激光测距机能否准确的检测激光回波信号将直接影响测距精度。 脉冲激光测距系统主要包括激光发射子系统、激光回波探测子系统、回波检测与主控子系统、终端显示子系统等组成。其中设计高精度激光回波检测与主控子系统是实现高精度激光测距的核心问题。传统激光回波检测与主控子系统通常采用分立元件和小规模集成电路设计，电路复杂且精度较低。随着数字电路设计技术的发展，已出现大规模可编程逻辑器件FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)。采用FPGA代替传统的分立元件和小规模集成电路来设计激光回波检测与主控子系统，不仅提高了回波检测精度，同时简化了整个测距系统的设计。 本文研究了将激光回波信号直接送入FPGA进行检测的方案。同时，采用这种方案设计了一种激光回波检测系统，并把它成功运用在一引信项目中。这种方案电路设计简单，易于实现。在实际应用中，由于激光回波探测子系统只是完成由光信号到电信号的转换及简单放大，理论分析和试验结果均表明，采用该方案进行回波检测的精度较低，这种回波检测方法也只能应用在测距精度要求低的项目中。 为了满足另一高精度测距项目的需要，在FPGA直接进行激光回波检测方案的基础上，设计了一种高精度激光回波检测系统。文中介绍了其实现原理，理论上分析了该系统所能达到的回波检测精度及整机测距系统的测距精度。与第一种方案相比，该方案引入了超高速数据采集电路。由于采样速率高达lGsps，该方案实现的难点在于如何保证数据采集电路的稳定工作。文中从总体方案的设计，到器件的选型，硬件电路板的实现等方面做了详细的阐述，最终完成了系统硬件电路设计。接着介绍了系统程序设计。后面给出了试验测试结果，该系统工作稳定，性能良好。系统设计中引入的超高速数据采集电路有着广泛的应用，为其他相关设计提供了参考。最后，对全文做了工作总结，并给出了接下来的后续工作与展望。 本文在高速FPGA对激光回波信号检测方向取得了一定的成果，为进一步研究提供了参考价值。
上传时间： 2013-06-13
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数字滤波作为数字信号处理技术的重要组成部分，广泛应用于诸如信号分离、恢复、整形等多种场合中，本文讨论的FIR滤波器因其具有严格的线性相位特性而得到广泛的应用。在工程实践中，往往要求信号处理具有实时性和灵活性,但目前常用的一些软件或硬件实现方法则难以同时达到两方面的要求。 可编程逻辑器件是一种用户根据需要而自行构造逻辑功能的数字集成电路。本课题研究FIR的FPGA解决方案体现电子系统的微型化和单片化，主要完成的工作如下: (1)以FIR滤波器的基本理论为依据，研究适应工程实际的数字滤波器的设计方法： (2)对分布式算法进行了较为深入的研究。在阐述算法原理的基础上，分析了利用FPGA特有的查找表结构完成这一运算的方法，从而解决了常系数乘法运算硬件实现的问题； (3)以—FIR低通滤波器为例说明FIR数字滤波器的具体实现方法，采用层次化、模块化、参数化的设计思想，完成对整个FIR滤波器的功能模块的划分，以及各个功能模块的具体设计； (4)设计参数可调的FIR低通滤波器的硬件电路：以EPFlK50TCl44-l为核心，包括A/D转换电路、D/A转换电路以及在系统配置电路等。以话音作为输入信号，进行了实际滤波效果的测试。 实验系统的测试结果表明，和传统的数字滤波器相比较具有更好的实时性、准确性、灵活性和实用性。
上传时间： 2013-07-19
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AES是美国于2000年10月份确立的高级加密标准，该标准的反馈链路模式AESCBC加密算法，用于在IPSec中替代DESCBC和3DESCBC。 加密是安全数据网络的关键，要保证在公众网上传输的信息不被窃取和偷听，必须对数据进行加密。在不影响网络性能的前提下，快速实现数据加密/解密，对于开发高性能的安全路由器、安全网关等对数据处理速度要求高的通信设备具有重要的意义。 在目前可查询的基于FPGA技术实现AESCBC的设计中，最快的加/解密速度达到700Mbps/400MHZ。商用CPU奔腾4主频3.06，用汇编语言编写程序，全部资源用于加密解密，最快的加密解密速度可以达到1.4Gbps。但根据国外测试结果表明，即使开发的路由器本身就基于高性能的双64位MIPS网络处理器，软件加密解决方案仅能达到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前几种实现AESCBC的方法有缺点的情况下，在深入研究影响硬件快速实现AESCBC难点基础上，设计出一种适应于报文加密解密的硬件快速实现AESCBC的方案，在设计中采用加密解密和密钥展开并行工作，实现了在线提供子密钥。在解密中采用了双队列技术，实现了报文解密和子密钥展开协调工作，提高了解密速度。 本文在quartus全面仿真设计方案的基础上，全面验证了硬件实现AESCBC方案的正确性，全面分析了本设计加密解密的性能。并且针对设计中的流水线效率低的问题，提出改善流水线性能的方案，设计出报文级并行加密解密方案，并且给出了硬件实现VPN的初步方案。实现了单一模块加密速度达到1.16Gbps，单一模块解密速度达到900Mbps，多个模块并行工作加密解密速度达到6.4Gbps。 论文最后给出了总结与展望。目前实现的AESCBC算法，只能通过仿真验证其功能的正确性，还需要下载到芯片上做进一步的验证。要用硬件实现整个IPSec，还要进一步开发基于FPGA的技术。总之，为了适应路由器发展的需求，还有很多技术需要研究。
上传时间： 2013-05-29
上传用户：wangzhen1990
本文研究基于ARM与FPGA的高速数据采集系统技术。论文完成了ARM+FPGA结构的共享存储器结构设计，实现了ARMLinux系统的软件设计，包括触摸屏控制、LCD显示、正弦插值算法设计以及各种显示算法设计等。同时进行了信号的高速采集和处理的实际测试，对实验测试数据进行了分析。 论文分别从软件和硬件两方面入手，阐述了基于ARM处理器和FPGA芯片的高速数据采集的硬件系统设计方法，以及基于ARMLinux操作系统的设备驱动程序设计和应用程序设计。 硬件方面，在FPGA平台上，我们首先利用乒乓操作的方式将一路高速数据信号转换成频率为原来频率1/4的4路低速数据信号，再将这四路数据分别存储到4个FIFO中，然后再对这4个FIFO中的数据拼接并存储在FPGA片上的双端口双时钟RAM中，最后将FPGA的双端口双时钟RAM挂载到ARM系统的总线上，实现了ARM和FPGA共享存储器的系统结构，使ARM处理器可以直接读取这个双端口双时钟的RAM中的数据，从而大大提高了数据采集与处理的效率。在采样频率控制电路设计方面，我们通过使FIFO的数据存储时钟降低为标准状态下的1/n实现数据采集频率降为标准状态的1/n，从而实现了由FPGA控制的可变频率的数据采集系统。 软件方面，为了更有效地管理和拓展系统功能，我们移植了ARMLinux操作系统，并在S3C2410平台上设计实现了基于Linux操作系统的触摸屏驱动程序设计、LCD驱动程序移植、自定义的FPGA模块驱动程序设计、LCD显示程序设计、多线程的应用程序设计。应用程序能够控制FPGA数据采集系统工作。 在前端采样频率为125MHz情况下，系统可以正常工作。能够实现对频率在5MHz以下的信号波形的直接显示；对5MHz至40MHz的信号，使用正弦插值算法进行处理，显示效果良好。同时这种硬件结构可扩展性强，可以在此基础上实现8路甚至16路缓冲的系统结构，可以使系统支持更高的采样频率。
上传时间： 2013-07-04
上传用户：林鱼2016
由于集成电路产业在中国的飞速发展,FPGA设计技术,作为一种灵活性很强的芯片设计技术,在国内得到广泛的应用.由于芯片的可升级性和开发自主知识产权芯片的必要性,在北京邮电大学宽带通信网络实验室开发的三层以太网交换机项目中,以太网口和ATM口之间的数据通道的实现上采用了FPGA设计方法.该文主要集中在ATM口之间的数据通道的HEC头校验的FPGA实现.并完成了硬件设计、配置、硬件测试联调工作以及论文撰写工作.硬件的设计和开发基于Protel99和Tornado/VxWorks,软件的设计和开发采用了标准的VHDL语言,开发环境是WINDOWS,开发工具是Xilinx公司的iSE4.1i集成开发环境.随着网络设备的发展,位于网络边缘的设备将会变得更加灵巧,更加迎合网络发展的需要,在网络设备上越来越多地引入了网络处理器.我们实验室和Intel建立了联合实验室,在此基础上,我们要把网络处理器评估板硬件上,运行软件,使其成为路由器,首先要加载的就是网络路由协议.由于Linux的开放源代码,所以我们决定采用Linux做嵌入式系统,在上面运行zebra的路由协议.Zebra是linux上面的开放源代码的路由软件.
上传时间： 2013-07-08
上传用户：yhm_all
按照公安部规定，我国从 2004 年开始换发第二代居民身份证，预计到 2008 年基本完成第二代居民身份证的换发工作。第二代身份证与第一代身份证最大的区别在于：它的内部嵌入了一枚指甲盖大小的非接触式 IC 芯片，该芯片内存储有姓名、性别等9项信息。本课题设计出一款基于 ARM 和 GPRS 技术的第二代身份证无线手持阅读器，该阅读器能读出第二代身份证内 IC 卡信息，并可通过 GPRS 网络将信息进行无线传输。 本文以该阅读器的设计为主线，论述的主要内容如下： 1．介绍了课题背景及意义。全国 9 亿第二代身份证的换发，必然带来各行业对阅读器的大量需求，而现有阅读器的弊端促使了对阅读器做更深入的研究。 2．介绍了相关概念及技术，包括：无线射频识别技术、ISO/IEC14443 协议、嵌入式系统、ARM、GPRS技术等。 3．详细介绍了该阅读器的硬件设计方法，并给出主要硬件模块电路原理图及其 PCB 板设计方法，同时也简单介绍了硬件的焊接和调试过程。 4．详细介绍了该阅读器的软件设计方法，包括：读卡模块驱动程序、GPRS 模块驱动程序、人机对话模块驱动程序、I/O 口驱动程序的流程图和部分代码。 5．为使该阅读器安全可靠地运行，对阅读器进行了各种功能测试，包括：读卡功能、GPRS 数据传输功能、人机接口功能。 通过功能测试，该阅读器能准确读取第二代身份证内信息并通过GPRS 网络成功将信息发送出去。该阅读器与市面上现有的阅读器相比，具有可脱机操作、无线传输、小巧灵便的优点。由于该阅读器软件采用模块化的设计方法，可以方便移植到其他非接触卡阅读器中，因此本阅读器具有非常广泛的应用前景。
上传时间： 2013-06-10
上传用户：爺的气质
随着我国经济的高速发展，各类建设工程越来越多，这导致了国家对工程机械的需求越来越大，要求也越来越高。在机械和液压技术已发展成熟的今天，信息化和智能化成了工程机械进行产品性能提升的新的突破口。而无线遥控技术是信息化的一个重要方面。 鉴于工程机械设备对无线遥控设备的需求，本文研制了用于工程机械的无线遥控器。因为工程机械对遥控通信的可靠性、抗干扰性和通信距离都有比较高的要求，所以本文没有选择红外、蓝牙等技术作为通信手段，而是选用高性能的射频芯片ADF7020来搭建射频模块。在控制器方面，考虑到通信过程中需要进行非常复杂的编解码运算，所以本文选用了运算速率较快的32位ARM核微控制器LPC2119。 论文首先在对上述两块主芯片进行深入研究的基础上介绍了它们的功能特点和参数性能，与此同时还介绍了嵌入式系统开发的相关知识。接着基于这两块芯片对遥控器的实施方案进行了设计，包括硬件系统和软件系统两方面的内容，这构成了论文的主体内容之一。然后论文详细深入的研究和讨论了对遥控器通信性能起关键作用的差错控制系统。研究内容包括循环码、CRC码、RS码和交织技术等一系列的信道编码理论，并且给出了各种编解码的实现方法。基于这些理论，论文设计了一种CRC码、RS码以及交织技术相结合的差错控制方法并将其应用在遥控器中，实际测试证明该方法从很大程度上提升了遥控器的通信性能。此外，还实现了遥控器的跳频功能，可以有效的抵抗同频干扰。论文的最后简要介绍了系统开发调试环境以及仿真工具，并总结了软件实现过程中对一些关键问题的处理办法。
上传时间： 2013-05-18
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边界扫描技术是一种应用于数字集成电路器件的标准化可测试性设计方法，它提供了对电路板上元件的功能、互连及相互间影响进行测试的一种新方案，极大地方便了系统电路的测试。本文基于IEEE 1149.1标准剖析了JTAG边界扫描测试的精髓，分析了其组成，功能与时序控制等关键技术。 应用在FPGA芯片中的边界扫描电路侧重于电路板级测试，兼顾芯片功能测试，同时提供JTAG下载方式。针对在FPGA芯片中的应用特点，设计了一种边界扫描电路，应用于自行设计的FPGA结构之中。除了基本的测试功能外，加入了对FPGA芯片进行配置、回读以及用户自定义测试等功能。 通过仿真验证，所设计的边界扫描电路可实现FPGA芯片的测试、配置和回读等功能，并符合IEEE 11491.1边界扫描标准的规定，达到设计要求。
上传时间： 2013-04-24
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近年来，移动通信技术在全球范围内得到了迅猛的发展及应用，各种全新的无线通信概念层出不穷、各种新的体制及其关键技术日新月异。由于正交频分复用(OFDM)技术可以高效地利用频谱资源并有效地对抗频率选择性衰落，多入多出(MIMO)利用多个天线实现多发多收，在不增加带宽和发送功率的情况下，可以成倍提高信道容量，因此OFDM-MIMO技术被广泛认为是后三代通信系统(B3G)的关键技术，是当今移动通信领域研究的热点。 本文对OFDM-MIMO通信系统接收机的关键技术--数字下变频，OFDM同步、解调进行了相关研究，在多天线接收板的XC2VP70-5FF1704芯片上，完成了数字下变频，OFDM同步和解调的FPGA设计与实现。通过功能仿真、时序仿真、板级电路测试，验证了该设计的正确性。 本文首先介绍了OFDM基本原理以其特点，然后对同步技术和数字下变频技术作了相应的介绍。同步是OFDM系统设计中的一项关键技术，即是针对系统中存在的时间偏差、频率偏差进行定时恢复、频偏的估计与补偿，来减少各种同步偏差对系统性能的影响。数字下变频是软件无线电的核心技术之一，其基本功能是从高速中频数字信号中提取所需的窄带信号，将其下变频为基带信号，降低数据率，以供后续DSP器件作进一步处理。 在数字下变频器的设计和实现方面，本文先介绍了数字下变频器的原理和基本结构，然后根据系统要求对其进行了设计，并在实现上作了一些简化，节约了硬件资源。 在对时间同步的设计和实现方面，本文采用了利用PN序列进行时间同步的算法。在实现上根据系统实际情况将数据分为四路分别与本地PN码做滑动相关运算，更有效的利用了同步数据，达到了更好的同步性能。 在OFDM的频率同步的设计和实现方面，本文采用重复的PN码两两相关来估计频偏值，并联合一个二阶负反馈环路进行补偿。该算法利用环路自身噪声带宽抑制噪声，提高频率估计精度，并同时利用负反馈扩大频偏估计范围。本文在对算法的详细研究分析的基础上对其进行了FPGA设计与实现。
上传时间： 2013-04-24
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