可以显示时、分、秒，可以设置时间，精度要求0.001s ，允许电压： 3.3V\r\n
标签： FPGA 分 源代码
上传时间： 2013-08-15
上传用户：xhz1993
VHDL设计的经验，高人手记，让你在编写VHDL代码时避免不应用的错误和修改错误。
标签： VHDL 经验 代码 编写
上传时间： 2013-08-19
上传用户：sammi
一个很好的对不同FPGA时芯片的选择资料,对你的设计很有帮助
标签： FPGA 芯片
上传时间： 2013-08-20
上传用户：maricle
fpga功能实现有限字长响应FIR，用verilog编写
标签： fpga FIR 有限字长
上传时间： 2013-08-24
上传用户：hz07104032
附件中资料时模拟时钟方面的信息，可用单片机仿真软件仿真。
标签： 附件 模拟 时钟 方面
上传时间： 2013-08-26
上传用户：marten
FPGA输出数据的时频域分析GUI界面，\r\n可观察信号的时域频域波形，星座图眼图等特性
标签： FPGA GUI 输出数据 频域分析
上传时间： 2013-08-27
上传用户：ommshaggar
FPGA和CPLD设计时的经验和大家一共分享，开发FPGA时很好的资料
标签： FPGA CPLD 计时 经验
上传时间： 2013-09-01
上传用户：Shaikh
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
标签： FPGA PLD 时钟
上传时间： 2013-09-04
上传用户：yelong0614
在Allegro中等长设置的高级应用\r\n――Memory部分等长设置
标签： Allegro Memory 等长设置 分
上传时间： 2013-09-06
上传用户：VRMMO
Allegro中关于XNet的等长设置,为PDF格式，方便大家下载使用
标签： Allegro XNet 等长设置
上传用户：thing20
