AT89C2051+MC44817锁相环电路CATV射频调制器汇编源代码。
上传时间： 2013-12-28
上传用户：15071087253
书籍频综和锁相环的Matlab源代码，对频综和锁相环的设计很有帮助；
上传时间： 2013-12-17
上传用户：playboys0
采用RFM001射频模块的感应锁控制器的设计思路，并提供软硬件设计实例
上传时间： 2017-06-26
上传用户：qq21508895
器件数据手册专辑 120册 2.15G计数器,分频器,锁存器,驱动器分册 338页 5.7M.pdf
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上传时间： 2014-05-05
上传用户：时代将军
ad9361射频和基带锁相环用户手册
上传时间： 2022-04-05
上传用户：trh505
一.基础理论锁相环路（Phase Locked Loop）是一个闭环的相位控制系统，它的输出信号的相位能自动跟踪输入信号相位。系统框图如下：当0，（1）与0：（1）相等时，两矢量以相同的角速度旋转，相对位置，即夹角维持不变，通常数值又较小，这就是环路的锁定状态。从输入信号加到锁相环路的输入端开始，一直到环路达到锁定的全过程，称为捕获过程。设系统最初进入同步状态[2nrtto，e，.]的时间为1。。那么从1=1，的起始状态到达进入同步状态的全部过程就称为锁相环路的捕获过程。捕获过程所需的时间T，=1，-1，称为捕获时间。显然，捕获时间T，的大小不但与环路的参数有关，而且与起始状态有关。对一定的环路来说，是否能通过捕获而进入同步完全取决于起始频差8.（4）-Ao。。若Ao，超过某一范围，环路就不能捕获了。这个范围的大小是锁相环路的一个重要性能指标，称为环路的捕获带Ao，。
标签： 射频锁相环
上传时间： 2022-06-21
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现场可编程门阵列(FPGA)的发展已经有二十多年，从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟，减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小，输出时钟的精度更高，但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑，我们更愿意采用数字的方法来实现。 本论文是以Xilinx公司Virtex-E系列FPGA为研究基础，对全数字延时锁相环(DLL)电路进行分析研究和设计，在此基础上设计出具有自主知识产权的模块电路。 本文作者在一年多的时间里，从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作，通过比较DLL与PLL、数字DLL与模拟DLL，深入的分析了全数字DLL模块电路组成结构和工作原理，设计出了符合指标要求的全数字DLL模块电路，为开发自我知识产权的FPGA奠定了坚实的基础。 本文先简要介绍FPGA及其时钟管理技术的发展，然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑，给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析，验证电路功能，得出应用参数。在设计中，用Verilog-XL对部分电路进行数字仿真，Spectre对进行部分电路的模拟仿真，而电路的整体仿真工具是HSIM。 本设计采用TSMC0.18μmCMOS工艺库建模，设计出的DLL工作频率范围从25MHz到400MHz，工作电压为1.8V，工作温度为-55℃～125℃，最大抖动时间为28ps，在输入100MHz时钟时的功耗为200MW，达到了国外同类产品的相应指标。最后完成了输出电路设计，可以实现时钟占空比调节，2倍频，以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。
上传时间： 2013-06-10
上传用户：yd19890720
在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
上传用户：LouieWu
为了满足宽频段、细步进频率综合器的工程需求，对基于多环锁相的频率合成器进行了分析和研究。在对比传统单环锁相技术基础上，介绍了采用DDS+PLL多环技术实现宽带细步进频综，输出频段10~13 GHz，频率步进10 kHz，相位噪声达到-92 dBc/Hz@1 kHz，杂散抑制达到-68 dBc，满足实际工程应用需求。
上传时间： 2013-10-12
上传用户：Late_Li
产品概要： 3GHz射频信号源模块GR6710是软件程控的虚拟仪器模块，可以通过测控软件产生9kHz到3GHz的射频信号源和AM/FM/CW调制输出，具有CPCI、PXI、SPI、RS232、RS485和自定义IO接口。 产品描述： 3GHz射频信号源模块GR6710是软件程控的虚拟仪器模块，可以通过测控软件产生9kHz到3GHz的射频信号源和AM/FM/CW调制输出，还可以通过IQ选件实现其它任意调制输出。GR6710既可程控发生点频信号和扫频信号，也支持内部调制和外部调制。GR6710可安装于3U/6U背板上工作，也可以独立供电工作，使用灵活。该模块可用于通信测试、校准信号源。 技术指标 频率特性 频率范围：9kHz～3GHz，500KHz以下指标不保证 频率分辨率：3Hz，1Hz（载频<10MHz时） 频率稳定度：晶振保证 电平特性 电平范围：-110dBm～+10dBm 电平分辨率：0.5dB 电平准确度：≤±2.5dB@POWER<-90dBm，≤±1.5dB@POWER>-90dBm 输出关断功能 频谱纯度 谐波：9KHz～200MHz≥20dBc，200MHz～3GHz≥30dBc 非谐波：≤80dBc典型值（偏移10kHz，载频<1GHz），≥68dBc（偏移10kHz，其它载频）， 锁相环小数分频杂散≥64dBc（偏移10kHz） SSB相噪： ≤-98dBc/Hz 偏移20kHz（500MHz） ≤-102dBc/Hz 偏移20kHz（1GHz） ≤-90dBc/Hz 偏移20kHz（>1GHz） 调制输出：调幅AM、调频FM、脉冲CW，其它调制输出可以通过IQ选件实现 调制源：内、外 参考时钟输入和输出：10MHz，14dBm 控制接口：CPCI、PXI、SPI、RS232、RS485、自定义GPIO 射频和时钟连接器：SMA-K 电源接口：背板供电、独立供电 可选 电源及其功耗：+5V DC、±12V DC（纹波≤2%输出电压），≤38W 结构尺寸：3U高度4槽宽度（100mm×160mm×82mm，不含连接器部分） 工作环境：商业级温度和工业级温度 可选，振动、冲击、可靠性、MTBF 测控软件功能：射频信号发生、调制信号输出、跳频/扫频信号发生、支持WindowsXP系统 成功案例: 通信综测仪器内部的信号源模块 无线电监测设备内部的信号校准模块 无线电通信测试仪器的调制信号发生
上传时间： 2013-11-13
上传用户：s363994250
