📚 锁相环PLL中的PFD功能实现技术资料

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📚 锁相环PLL中的PFD功能实现全部资料 (324056个)

PLL(Phase Locked Loop): 为锁相回路或锁相环,用来统一整合时钟信号,使高频器件正常工作,如内存的存取资料等。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作,通常需要外部的...

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该文档为锁相环中鉴相器的设计与仿真总结文档,是一份很不错的参考资料,具有较高参考价值,感兴趣的可以下载看看………………...

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在过去的十几年间,FPGA取得了惊人的发展:集成度已达到1000万等效门、速度可达到400~500MHz。随着FPGA的集成度不断增大,在高密度FPGA中,芯片上时钟的分布质量就变得越来越重要。时钟延...

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随着现代集成电路技术的发展,锁相环已经成为集成电路设计中非常重要的一个部分,所以对锁相环的研究具有积极的现实意义。然而传统的锁相环大多是数模混合电路,在工艺上与系统芯片中的数字电路存在兼容问题。因此设...

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