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锁相环

锁相环(phaselockedloop)是一种利用相位同步产生的电压,去调谐压控振荡器以产生目标频率的负反馈控制系统。根据自动控制原理,这是一种典型的反馈控制电路,利用外部输入的参考信号控制环路内部振荡信号的频率和相位,实现输出信号频率对输入信号频率的自动跟踪,一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLLIC(锁相环集成电路),压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLLIC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLLIC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复,达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
  • 基于MATLAB的PLL仿真程序

    二阶锁相环的仿真

    标签: MATLAB PLL 仿真程序

    上传时间: 2013-12-19

    上传用户:zsjinju

  • 飞思卡尔智能车的舵机测试程序

    飞思卡尔智能车的舵机测试程序 #include <hidef.h>      /* common defines and macros */#include <MC9S12XS128.h>     /* derivative information */#pragma LINK_INFO DERIVATIVE "mc9s12xs128" void SetBusCLK_16M(void)             {       CLKSEL=0X00;        PLLCTL_PLLON=1;          //锁相环电路允许位    SYNR=0x00 | 0x01;        //SYNR=1    REFDV=0x80 | 0x01;          POSTDIV=0x00;            _asm(nop);              _asm(nop);    while(!(CRGFLG_LOCK==1));       CLKSEL_PLLSEL =1;          } void PWM_01(void) {     //舵机初始化   PWMCTL_CON01=1;    //0和1联合成16位PWM;    PWMCAE_CAE1=0;    //选择输出模式为左对齐输出模式    PWMCNT01 = 0;     //计数器清零;    PWMPOL_PPOL1=1;    //先输出高电平,计数到DTY时,反转电平    PWMPRCLK = 0X40;    //clockA 不分频,clockA=busclock=16MHz;CLK B 16分频:1Mhz     PWMSCLA = 0x08;    //对clock SA 16分频,pwm clock=clockA/16=1MHz;         PWMCLK_PCLK1 = 1;   //选择clock SA做时钟源    PWMPER01 = 20000;   //周期20ms; 50Hz;    PWMDTY01 = 1500;   //高电平时间为1.5ms;     PWME_PWME1 = 1;   

    标签: 飞思卡尔智能车 舵机 测试程序

    上传时间: 2013-11-04

    上传用户:狗日的日子

  • Xilinx FPGA全局时钟资源的使用方法

    目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要,Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括:IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等,如图1所示。  

    标签: Xilinx FPGA 全局时钟资源

    上传时间: 2013-11-20

    上传用户:563686540

  • 基于GPS的恒温晶振频率校准系统的设计与实现

    针对目前广泛对高精度频率源的需求,利用FPGA设计一种恒温晶振频率校准系统。系统以GPS接收机提供的秒脉冲信号为基准源,通过结合高精度恒温晶振短期稳定度高与GPS长期稳定特性好、跟踪保持特性强的优点,设计数字锁相环调控恒温晶振的频率。详细阐述系统的设计原理及方法,测试结果表明,恒温晶振的频率可快速被校准到10 MHz,频率偏差小于0.01 Hz,具有良好的长期稳定性,适合在多领域中作为时间频率的标准。

    标签: GPS 恒温晶振 频率校准

    上传时间: 2014-08-19

    上传用户:star_in_rain

  • 通信系统中

    通信系统中,信号捕获和同步的数字锁相环的MATLAB仿真程序

    标签: 通信系统

    上传时间: 2014-06-13

    上传用户:叶山豪

  • 基于单片机Aduc841的调试程序

    基于单片机Aduc841的调试程序,包括锁相环PLL4153的驱动和39VF040flash芯片的驱动以及通过串口和上位机通信的代码。

    标签: Aduc 841 单片机 调试

    上传时间: 2015-07-07

    上传用户:tyler

  • altera公司的IP core

    altera公司的IP core,对于初学硬件描述语言,想要利用quartus软件自带的锁相环电路库函数实现自己想要的功能有些帮助

    标签: altera core

    上传时间: 2015-08-15

    上传用户:lxm

  • 频带数字通信中

    频带数字通信中,频带一阶锁相环simulink模型

    标签: 频带 数字通信

    上传时间: 2014-01-07

    上传用户:anng

  • 508单片机

    508单片机,控制si4133单片锁相环产生1222mhz的频率

    标签: 508 单片机

    上传时间: 2014-01-08

    上传用户:hasan2015

  • 508单片机

    508单片机,控制si4133单片锁相环产生1222mhz与1161不同时的频率

    标签: 508 单片机

    上传时间: 2013-12-30

    上传用户:yt1993410