纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。
上传时间： 2017-02-03
上传用户：xzt
集中讲述所有语言范型通用的传统技术和高级技术,使读者具备现代编译程序构造所需的技能.涵盖了所有主要的程序设计语言类型-命令式,面向对象,函数式,逻辑式和分布式语言.通过大量实例进行说明,直观易懂.
上传时间： 2017-02-04
上传用户：thesk123
数字逻辑课程设计 数字逻辑课程设计
标签： 数字逻辑
上传时间： 2013-12-23
上传用户：jeffery
夏宇闻著作：从算法设计到硬线逻辑的实现,讲解比较详细，是一本不错的参考资料
上传时间： 2014-01-23
上传用户：lepoke
用于测试笔段的LCD屏，可以测试静态的，1/2duty，1/3duty，1/4duty，可以更改bias
上传时间： 2014-01-10
上传用户：plsee
课程设计 一个简单主机的设计 1、拟定指令系统 2、确定总体结构 3、逻辑设计 4、确定控制方式 5、分调 6、统调 全部框图
上传时间： 2013-12-17
上传用户：gyq
秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。
上传时间： 2017-02-10
上传用户：epson850
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点
上传时间： 2013-12-26
上传用户：qwe1234
CPLD可编程逻辑芯片上实现信号发生器的方法和步骤，系统采用自顶向下的设计方法，以硬件描述语言VHDL和原理图为设计输入，利用模块化单元构建系统。
上传时间： 2013-12-13
上传用户：as275944189
75道经典逻辑题，面试必备，考考你的智力，随便
标签： 逻辑
上传时间： 2017-02-18
上传用户：rocketrevenge
