波前处理机是自适应光学系统中实时信号处理和运算的核心，随着自适应光学系统得发展，波前传感器的采样频率越来越高，这就要求波前处理机必须有更强的数据处理能力以保证系统的实时性。在整个波前处理机的工作流程中，对CCD传来的实时图像数据进行实时处理是第一步，也是十分重要的一步。如果不能保证图像处理的实时性，那么后续的处理过程都无从谈起。因此，研制高性能的图像处理平台，对波前处理机性能的提高具有十分重要的意义。 论文介绍了本研究课题的背景以及国内外图像处理技术的应用和发展状况，接着介绍了传统的专用和通用图像处理系统的结构、特点和模型，并通过分析DSP芯片以及DSP系统的特点，提出了基于DSP和FPGA芯片的实时图像处理系统。该系统不同于传统基于PC机模式的图像处理系统，发挥了DSP和FPGA两者的优势，能更好地提高图像处理系统实时性能，同时也最大可能地降低成本。 论文根据图像处理系统的设计目的、应用需求确定了器件的选型。介绍了主要的器件，接着从系统架构、逻辑结构、硬件各功能模块组成等方面详细介绍了DSP+FPGA图像处理系统硬件设计，并分析了包括各种参数指标选择、连接方式在内的具体设计方法以及应该注意的问题。 论文在阐述传输线理论的基础上，在制作PCB电路板的过程中，针对高速电路设计中易出现的问题，详细分析了高速PCB设计中的信号完整性问题，包括反射、串扰等，说明了高速PCB的信号完整性、电源完整性和电磁兼容性问题及其解决方法，进行了一定的理论和技术探讨和研究。 论文还介绍了基于FPGA的逻辑设计，包括了图像采集模块的工作原理、设计方案和SDRAM控制器的设计，介绍了SDRAM的基本操作和工作时序，重点阐述系统中可编程器件内部模块化SDRAM控制器的设计及仿真结果。 论文最后描述了硬件系统的测试及调试流程，并给出了部分的调试结果。 该系统主要优点有：实时性、高速性。硬件设计的执行速度，在高速DSP和FPGA中实现信号处理算法程序，保证了系统实时性的实现；性价比高。自行研究设计的电路及硬件系统比较好的解决了高速实时图像处理的需求。
上传时间： 2013-05-30
上传用户：fxf126@126.com
卫星导航定位系统可以为公路、铁路、空中和海上的交通运输工具提供导航定位服务。它能够军民两用，战略作用与商业利益并举。只要持有便携式接收机，则无论身处陆地、海上还是空中，都能收到卫星发出的特定信号。接收机选取至少四颗卫星发出的信号进行分析，就能确定接收机持有者的位置。 GPS导航定位接收机的理论基础即是扩频通信理论，扩频通信技术与常规的通信技术相比，具有低截获率，强抗噪声，抗干扰性，具有信息隐蔽和多址通信等特点，目前己从军事领域向民用领域迅速发展，成为进入信息时代的高新技术通信传输方式之一。扩频通信技术中，最常见的是直接序列扩频通信(DSSS)系统，本文所研究的就是这一类系统。 目前在卫星信号的捕获上一般使用两种方法：顺序捕获方法(时域法，基于大规模并行相关器)和并行捕获方法(频域法，基于FFT)。本文在第二章分别分析了现有顺序捕获和并行捕获技术的原理，并给出了它们的优缺点。 本文第三章对长码的直接捕获进行了深入的研究，基于对国内外相关文献中长码直捕方法的分析与对比，并且结合在实际过程中硬件资源需求的考虑，应用了基于分段补零循环相关和FFT搜索频偏的直捕方法。此方法大大减少了计算量，加快了信号捕获的速度。本方法利用FFT实现接收信号与本地长码的并行相关，同时完成频偏的搜索，将传统的二维搜索转换为并行的一维搜索，从而能快速实现长码捕获。 GPS信号十分微弱，灵敏度低，在战场环境下，GPS接收机会面临各种人为的干扰。如何从复杂的干扰信号中实现对GPS信号的捕获，即抗干扰技术的研究，是GPS也是本文研究一个的方面。第四章即研究了GPS接收机干扰抑制算法，在强干扰环境下，需要借助信号处理技术在不增加信号带宽的条件下提高系统的抗干扰能力，以保证后续捕获跟踪模块有充足的处理增益。 本文在第五章给出了GPS接收机长码捕获以及干扰抑制的FPGA实现方案，并对各主要子模块进行了详细地分析。基本型接收机中长码捕获采用频域方法，选用Altera StratixⅡ EP2S180芯片实现；抗干扰型接收机中选用Xilinx xc4vlx100芯片。实现了各模块的单独测试和整个系统的联调，通过联调验证，本文提出的长码直接捕获方法正确、可行。 本文提出的长码直捕方法可以在不需要C/A码辅助捕获下完成对长码的直接捕获，可以应用于GPS接收机，监测站接收机的同步等，对我国自主研发导航定位接收机也有重大的现实及经济意义。
上传时间： 2013-06-18
上传用户：wang5829
随着以太网技术的不断发展，网络的传输速度已经由最初的10M发展到现在的10,000M。用可编程逻辑器件(FPGA)实现以太网控制器与其它SOC系统的互连成为当前的研究热点。本文阐述了MAC层的FPGA设计、仿真及测试；介绍了整个系统的内部结构、模块划分，并对各个模块的设计过程进行了详细阐述，接着介绍了开发环境和验证工具，同时给出测试方案、验证数据、实现结果及时序仿真波形图。 对MAC层的主要功能模块如:发送模块、接收模块、MAC流程控制模块、寄存器模块、MⅡ接口模块和主机接口模块以及CRC，CSMA/CD，HASH表等算法给出了基于FPGA及硬件描述语言的解决方法。 本课题针对以下三个方面进行了研究并取得一定的成果: 1)FPGA开发平台的硬件实现。选用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作为测试的核心器件，采用LXT971芯片作为物理层芯片，AT91RM9200作为数据输入源和双blockram作为帧缓存搭建FPGA硬件验证开发平台。 2)基于FPGA实现以太网控制器。用VerilogHDL语言构建以太网控制器，实现CSMA/CD协议、10M/100M自适应以及与物理层MⅡ接口等。 3)采用片上系统通用的WS接口。目的是便于与具有通用接口的片上系统互连，也为构建SOC上处理器提供条件。 本论文实现了一个基于WS总线接口可裁减的以太网MAC控制器IP软核，为设计具有自主知识产权的以太网MAC控制器积累了经验。同时，为与其它WS接口的控制器实现直接互连创造了条件，对高层次设计这一先进ASIC设计方法也有了较为深入的认识。
上传时间： 2013-07-17
上传用户：bruce
目前对数字化音频处理的具体实现主要集中在以DSP或专用ASIC芯片为核心的处理平台的开发方面，存在着并行处理性能差，系统升级和在线配置不灵活等缺点。另一方面现有解决方案的设计主要集中于处理器芯片，而对于音频编解码芯片的关注度较低，而且没有提出过从芯片层到PCB板层的完整设计思路。本文针对上述问题对数字化音频处理平台进行了研究，主要内容包括： 1、提出了基于FPGA的通用音频处理平台，该方案有别于现有的基于MCU、DSP和其它专用ASIC芯片的方案，论证了基于FPGA的音频处理系统的结构及设计工作流程，并对嵌入式音频处理系统专门进行了研究。 2、提出了从芯片层到PCB板层的完整设计思路，并将设计思路得以实现。完成了FPGA的设计及实现过程，包括：系统整体分析，设计流程分析，配置模块和数据通信模块的RTL实现等；解决了FPGA与音频编解码芯片TLV320AIC23B之间接口不匹配问题；给出配置和数据通信模块的功能方框图；从多个角度完善PCB板设计，给出了各个系统组成部分的详细设计方案和硬件电路原理图，并附有PCB图。 3、建立了实验和分析环境，完成了各项实验和分析工作，主要包括：PCB板信号完整性分析和优化，FPGA系统中各个功能模块的实验与分析等。实验和分析结果论证了系统设计的合理性和实用性。 本文的研究与实现工作通过实验和分析得到了验证。结果表明，本文提出的由FPGA和音频编解码芯片TLV320AIC23B组成的数字化音频处理系统完全可以实现音频信号的数字化处理，从而可以将FPGA在数字信号处理领域的优点充分发挥于音频信号处理领域。
上传时间： 2013-04-24
上传用户：lanwei
随着数字电子技术的发展，数字信号处理广泛应用于声纳、雷达、通讯语音处理和图像处理等领域。快速傅立叶变换(Fast Fourier Transform，FFT)在数字信号处理系统中起着很重要的作用，FFT 有效地提高了离散傅立叶变换(Discret Fourier Transform，DFT)的运算效率。 处理器一般要求具有高速度、高精度、大容量和实时处理的性能，而现场可编程门阵列(Field Programmable Gate Array，FPGA)是近年来迅速发展起来的新型可编程器件，在处理大规模数据方面，有极大的优势。论文采用了在FPGA中实现FFT算法的方案。 数字信号处理板的硬件电路设计是本论文的重要部分之一。在介绍了FFT以及波束形成的基本原理和基本方法的基础上，根据实时处理的要求，给出了数字信号处理板的硬件设计方案并对硬件电路的实现进行了分析和说明。 依据数字系统的设计方法，分别采用基二按时间抽取FFT算法、基四按时间抽取FFT算法以及FFT兆核函数三种方法利用硬件描述语言(VHSICHardware Description Language，VHDL)实现了1024点的FFT，接着对三种方法进行了评估，得出了FPGA完全能满足处理器的实时处理的要求的结论。然后根据通用串行总线(Universial Serial Bus，USB)协议，利用VHDL语言编写了USB接口芯片ISP1581的固件程序，实现了设备的枚举过程。
上传时间： 2013-06-27
上传用户：a937518043
随着计算机科学在人机交互领域的极大发展，作为人脸信息处理中的一项关键技术，人脸检测现在已经成为模式识别，计算机视觉和人机交互领域不可缺少的一部分。但是，人脸检测算法存在计算量大、速度慢等缺点。软件实现方式无法达到实时处理要求，而现有的硬件实现需要占用大量硬件资源。 本文针对现有人脸检测硬件实现的缺点，通过对Adaboost算法和现有硬件结构的分析，提出了双流水线硬件检测架构：扫描窗口流水线、特征向量流水线。并在Vertex-II Pro FPGA平台验证成功，达到实时检测的标准。具体工作和创新点包括如下几点： 介绍了人脸检测的原理以及人脸检测经典算法。其中，详细介绍了Adaboost算法。 对现有的结构进行详细分析。指出现有各架构的缺点，即资源占用多，检测速度慢。针对这两个问题，本文提出了一个适合嵌入式应用的扫描窗口、特征向量双流水线检测硬件架构，详细说明了该架构的工作原理，并在该架构基础上，通过加入预测加载技术，进一步提高检测速度。随后，采用存储器访问效率，架构内部存储单元大小，检测时间长短，运算单元数量四个标准，详细比较了新架构和现有架构的差别，显示出新架构的优势。 基于提出的架构，给出了Adaboost人脸检测系统的VLSI实现方案。本文中，采用自顶向下的设计方法将人脸检测系统分成若干个子模块，然后对每个子模块进行详细的设计和说明，给出了每个子模块的硬件架构、状态转换以及verilog实现后的仿真波形。 采用Xilinx公司的VII Pro FPGA开发板完成人脸检测系统的硬件验证。FPGA验证结果表明对于QCIF分辨率的视频图像，人脸检测系统能够达到50fps的检测速度，满足实时检测的要求。
上传时间： 2013-06-15
上传用户：1193169035
H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-22
上传用户：diamondsGQ
随着图像分辨率的越来越高，软件实现的图像处理无法满足实时性的需求；同时FPGA等可编程器件的快速发展使得硬件实现图像处理变得可行。如今基于FPGA的图像处理研究成为了国内外的一个热门领域。 本文在FPGA平台上，用Verilog HDL实现了一个研究图像处理算法的可重复配置的硬件模块架构，架构包括PC机预处理和通信软件，控制模块，计算单元，存储器模块和通信适配模块五个部分。其中的计算模块负责具体算法的实现，根据不同的图像处理算法可以独立实现。架构为计算模块实现了一个可添加、移出接口，不同的算法设计只要符合该接口就可以方便的加入到模块架构中来进行调试和运行。 在硬件架构的基础上本文实现了排序滤波，中值滤波，卷积运算及高斯滤波，形态学算子运算等经典的图像处理算法。讨论了FPGA的图像处理算法的设计方法及优化策略，通过性能分析，FPGA实现图像处理在时间上比软件处理有了很大的提高；通过结果的比较，发现FPGA的处理结果达到了软件处理几乎同等的效果水平。最后本文在实现较大图片处理和图像处理窗口的大小可配置性方面做了一定程度的讨论和改进，提高了算法的可用性，同时为进一步的研究提供了更加便利的平台。 整个设计都是在ISE8.2和ModelSim第三方仿真软件环境下开发的，在xilinx的Spartan-3E XC3S500E硬件平台上实现。在软件仿真过程中利用了ISE8.2自带仿真工具和ModelSim结合使用。 本课题为制造FPGA的专用图像处理芯片做了有益的探索性研究，为实现FPGA为核心处理芯片的实时图像处理系统有着积极的作用。
上传时间： 2013-07-29
上传用户：爱顺不顺
当今电子系统的设计是以大规模FPGA为物理载体的系统芯片的设计，基于FPGA的片上系统可称为可编程片上系统(SOPC)。SOPC的设计是以知识产权核(IPCore)为基础，以硬件描述语言为主要设计手段，借助以计算机为平台的EDA工具进行的。 本文在介绍了FPGA与SOPC相关技术的基础上，给出了SOPC技术开发调制解调器的方案。在分析设计软件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ开发软件进行SOPC(System On a Programmable Chip)设计流程后，依据调制解调算法提出了一种基于DSP Builder调制解调器的SOPC实现方案，模块化的设计方法大大缩短了调制解调器的开发周期。 在SOPC技术开发调制解调器的过程中，用MATLAB/Simulink的图形方式调用Altera DSP Builder和其他Simulink库中的图形模块(Block)进行系统建模，在Simulink中仿真通过后，利用DSP Builder将Simulink的模型文件(．mdl)转化成通用的硬件描述语言VHDL文件，从而避免了VHDL语言手动编写系统的烦琐过程，将精力集中于算法的优化上。 基于DSP Builder的开发功能，调制解调器电路中的低通滤波器可直接调用FIRIP Core，进一步提高了开发效率。 在进行编译、仿真调试成功后，经过QuartusⅡ将编译生成的编程文件下载到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件编程，从而给出了一种调制解调器的SOPC系统实现方案。
上传时间： 2013-06-24
上传用户：liuchee
本文对嵌入硬核的FPGA布线通道宽度分布和改进FPGA布局算法进行了研究。文章在嵌入硬核的FPGA布线通道宽度分布研究中，引入了四种架构，其布线通道宽度分布函数分别为均匀、脉冲、高斯和三角分布。通过修改VPR工具的源代码，使平台适用于具有嵌入硬核的FPGA架构，利用MCNC基准电路来测试这四种架构的性能。实验结果表明：在以网线平均长度作为指标的测试中，通道宽度均匀分布的架构具有更短的布线长度、更优的性能。
上传时间： 2013-06-01
上传用户：JGR2013
