EMIF接口调试代码，使用的是Verilog语言，FPGA与DSP通信，测试成功.
上传时间： 2022-06-27
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Labview与51单片机串口通信，labview作为上位机，实现电机开关正反转功能.rar
上传时间： 2022-06-28
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手机BLE通信，智能血压计测量仪设计硬件设计
上传时间： 2022-07-10
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VC++实现串口通信，完整源代码。完整源代码，完整串口通信程序Vc++源代码.zip 很好很强大
上传时间： 2022-07-27
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一些纠错编码算法的源代码，比如维特比， rs码。
上传时间： 2015-06-02
上传用户：黑漆漆
一些纠错编码的c程序实现，包括bch码，rs码，均已调试通过
上传时间： 2015-06-29
上传用户：cc1915
利用ccs环境、MATLAB环境、DSP（TMS320F2812)、被测对象和Agilient网络分析仪E5071B，构建一个自动测量系统。 相信大部分人都知道基于NI公司的GPIB总线，可以实现自动测量，但NI公司的方案实在太昂贵，采用MATLAB能够大大降低成本。matlab与ccs之间基于RTDX协议进行数据交换，同时matlab基于TCP/IP协议与E5071B之间通信，源码说明如下： （1）RTDX_ok目录：matlab7.0代码，包含了一个用GUI实现的界面和相关的具体代码，特别是在其中实现了SCPI语言来对仪器进行控制。 （2）TMS320F2812目录：包含ccs下的c代码，如果没有做过RTDX的应用，相信这个对你很有启发。
标签： Agilient MATLAB E5071B F2812
上传时间： 2017-05-15
上传用户：wff
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-10-17
上传用户：cc1915
介绍了符合CCSDS标准的RS（255，223）码译码器的硬件实现结构。译码器采用8位并行时域译码算法，主要包括了修正后的无逆BM迭代译码算法，钱搜索算法和Forney算法。采用了三级流水线结构实现，减小了译码器的时延，提高了译码的速率，使用了VHDL语言完成译码器的设计与实现。测试表明，该译码器性能优良，适用于高速通信。
上传时间： 2013-12-13
上传用户：yzhl1988
随着信息时代的到来，用户对数据保护和传输可靠性的要求也在不断提高。由于信道衰落，信号经信道传输后，到达接收端不可避免地会受到干扰而出现信号失真。因此需要采用差错控制技术来检测和纠正由信道失真引起的信息传输错误。RS（Reed—Solomon）码是差错控制领域中一类重要的线性分组码，由于它编解码结构相对固定，性能强，不但可以纠正随机差错，而且对突发错误的纠错能力也很强，被广泛应用在数字通信、数据存储系统中，以满足对数据传输通道可靠性的要求。因此设计一款高性能的RS编解码器不但具有很大的应用意义，而且具有相当大的经济价值。 本文首先介绍了线形分组码及其子码循环码、BCH码的基础理论知识，重点介绍了BCH码的重要分支RS码的常用编解码算法。由于其算法在有限域上进行，接着介绍了有限域的有关理论。基于RS码传统的单倍结构，本文提出了一种八倍并行编码及九倍并行解码方案，并用Verilog HDL语言实现。其中编码器基于传统的线性反馈移位寄存器除法电路并进行八倍并行扩展，译码器关键方程求解模块基于修正的欧几里德算法设计了一种便于硬件实现的脉动关键方程求解结构，其他模块均采用九倍并行实现。由于进行了超前运算、流水线及并行处理，使编解码的数据吞吐量大为提高，同时延时更小。 本论文设计了C++仿真平台，并与HDL代码结果进行了对比验证。Verilog HDL代码经过modelsim仿真验证，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上进行综合验证以及静态时序分析，综合软件为QUATURSⅡ V8．0。验证及测试表明，本设计在满足编解码基本功能的基础上，能够实现数据的高吞吐量和低延时传输，达到性能指标要求。本论文在基于FPGA的RS（255，223）编解码器的高速并行实现方面的研究成果，具有通用性、可移植性，有一定的理论及经济价值。
上传时间： 2013-04-24
上传用户：思琦琦
