本文首先从数控系统的组成与特点进行详细分析，然后对运动控制卡在整个系统中承担功能进行了分析。根据数字型号处理器件的快速运算能力和现场可编程门阵列器件的灵活、通用性提出了基于DSP器件和FPGA器件进行总体设计的规划。 本文重点详细阐述了四轴运动控制卡硬件电路的设计。通过对现有部分PC总线的介绍与比较，设计选择了PCI总线作为上位PC与运动控制卡的通信总线，并且选择PCI9052芯片来设计PCI接口模块；基于DSP器件的特点，设计选择了TMS320LF2407芯片为核心，进行运算控制单元的设计，同时对其主要内部资源进行了分配。最后，根据硬件的原理图，完成了具体电路板的制作。 对软件设计，文章主要对插补算法在DSP上的实现作了一些探讨。介绍了两种加速模式：梯形加速模式和s曲线加速模式。就逐点比较法直线和圆弧插补算法以及数字积分插补原理也进行了分析。最终，提出总体程序流程控制、速度控制算法、插补算法等的程序设计框架，并进行了具体程序设计。
上传时间： 2013-07-19
上传用户：CHENKAI
通信电路，主要为高频电路，发射电路、接受电路、高频放大、功率放大等电路。
标签： 通信电路
上传时间： 2013-06-14
上传用户：zsjinju
近几年来，OFDM(Orthogonal Frequency Division Multiplexing)技术引起了人们的广泛注意，根据这项新技术，很多相关协议被提出来。其中WiMax(Wireless MetropolitanArea Networks)代表空中接口满足IEEE 802.16标准的宽带无线通信系统，IEEE标准在2004年定义了空中接口的物理层(PHY)，即802.16d协议。该协议规定数据传输采用突发模式，调制方式采用OFDM技术，传输速率较高且实现方便、成本低廉，已经成为首先推广应用的商业化标准。 本文主要对IEEE802.16d OFDM系统物理层进行研究，并在XILINX公司的Virtexpro II芯片上实现了基带算法。 首先讨论了OFDM基本原理及其关键技术。根据IEEE802.16d OFDM系统的物理层发送端流程搭建了基带仿真链路，利用MATLAB/SIMULINK仿真了OFDM系统在有无循环前缀(CP)、多径数目不同等情况下的性能变化。由于同步算法和信道估计算法计算量都很大，为了找到适合采用FPGA实现的算法，分析了同步误差和不同信道估计算法对接收信号的影响，并结合计算量的大小提出了一种新的联合同步算法，以及得出了LS信道估计算法最适合802.16d系统的结论。 其次，完成了基带发射机和接收机的FPGA硬件电路实现。为了使系统的时钟频率更高，采用了流水线的结构。设计中采用编写Verilog程序和使用IP核相结合的办法，实现了新的联合同步算法，并且通过简化结构，避免了信道估计算法中的繁琐除法。利用ISE9. 2i和Modelsim6.Oc软件平台对程序进行设计、综合和仿真，并将仿真结果和MATLAB软件计算结果相对比。结果表明，采用16位数据总线可达到理想的精度。 最后，采用串口通信的方式对基带系统进行了验证。通过串口通信从功能上表明该系统确实可行。 关键词：IEEE802. 16d； OFDM； 同步；信道估计；基带系统
上传时间： 2013-07-31
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固态硬盘是一种以FLASH为存储介质的新型硬盘。由于它不像传统硬盘一样以高速旋转的磁盘为存储介质，不需要浪费大量的寻道时间，因此它有着传统硬盘不可比拟的顺序和随机存储速度。同时由于固态硬盘不存在机械存储结构，因此还具有高抗震性、无工作噪音、可适应恶劣工作环境等优点。随着计算机技术的高速发展，固态硬盘技术已经成为未来存储介质技术发展的必然趋势。 本文以设计固态硬盘控制芯片IDE接口部分为项目背景，通过可编程逻辑器件FPGA，基于ATA协议并使用硬件编程语言verilog，设计了一个位于设备端的IDE控制器。该IDE控制器的主要作用在于解析主机所发送的IDE指令并控制硬盘设备进行相应的状态迁移和指令操作，从而完成硬盘设备端与主机端之间基本的状态通信以及数据通信。论文主要完成了几个方面的内容。第一：论文从固态硬盘的基本结构出发，分析了固态硬盘IDE控制器的功能性需求以及寄存器传输、PIO传输和UDMA传输三种ATA协议主要传输模式所必须遵循的时序要求，并概括了IDE控制器设计的要点和难点；第二：论文设计了IDE控制器的总体功能框架，将IDE控制器从功能上分为寄存器部分、顶层控制模块、异步FIFO模块、PIO控制模块、UDMA控制模块以及CRC校验模块六大子功能模块，并分析了各个子功能模块的基本工作原理和具体功能设计；第三：论文以设计状态机流程和主要控制信号的方式实现了各个具体子功能模块并列举了部分关键代码，同时给出了主要子功能模块的时序仿真图；最后，论文给出了基于PIO传输模式和基于UDMA传输模式的具体指令操作流程实现，并通过SAS逻辑分析仪和QuartusⅡ对IDE控制器进行了功能测试和分析，验证了本论文设计的正确性。
上传时间： 2013-07-31
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通用异步收发器(Universal Asynchronous Receiver Transmitter，UART)是一种能同时支持短距离和长距离数据传输的串行通信接口，被广泛应用于微机和外设之间的数据交换。像8251、NS8250、NS16550等都是常用的UART芯片，但是这些专用的串行接口芯片的缺点是数据传输速率比较慢，难以满足高速率数据传输的场合，而更重要的就是它们都具有不可移植性，因此要利用这些芯片来实现PC机和FPGA芯片之间的通信，势必会增加接口连线的复杂程度以及降低整个系统的稳定性和有效性。 本课题就是针对UART的特点以及FPGA设计具有可移植性的优势，提出了一种基于FPGA芯片的嵌入式UART设计方法，其中主要包括状态机的描述形式以及自顶向下的设计方法，利用硬件描述语言来编制UART的各个子功能模块以及顶层模块，之后将其集成到FPGA芯片的内部，这样不仅能解决传统UART芯片的缺点而且同时也使整个系统变得更加具有紧凑性以及可靠性。 本课题所设计的LIART支持标准的RS-232C传输协议，主要设计有发送模块、接收模块、线路控制与中断仲裁模块、Modem控制模块以及两个独立的数据缓冲区FIFO模块。该模块具有可变的波特率、数据帧长度以及奇偶校验方式，还有多种中断源、中断优先级、较强的抗干扰数据接收能力以及芯片内部自诊断的能力，模块内分开的接收和发送数据缓冲寄存器能实现全双工通信。除此之外最重要的是利用IP模块复用技术设计数据缓冲区FIFO，采用两种可选择的数据缓冲模式。这样既可以应用于高速的数据传输环境，也能适合低速的数据传输场合，因此可以达到资源利用的最大化。 在具体的设计过程中，利用Synplify Pro综合工具、ModelSim仿真工具、ISE集成的软件开发环境中对各个功能模块进行综合优化、仿真验证以及下载实现。各项数据结果表明，本课题中所设计的UART满足预期设计目标。
上传时间： 2013-08-02
上传用户：rocketrevenge
扩频通信技术因为具有较强的抗干扰、抗噪声、抗多径衰落能力、较好的保密性、较强的多址能力和高精度测量等优点，在军事抗干扰和个人通信业务中得到了很大的发展。尤其是基于扩频理论的CDMA通信技术成为国际电联规定的第三代移动通信系统的主要标准化建议后，标志着扩频通信技术在民用通信领域的应用进入了新阶段。 近年来，随着微电子技术和电子设计自动化(EDA)技术的迅速发展，以FPGA和CPLD为代表的可编程逻辑器件凭借其设计方便灵活等特点广泛应用于数字信号处理领域。 本论文正是采用基于FPGA硬件平台来实现了一个直接序列扩频通信基带系统，该系统的实现涉及扩频通信和有关FPGA的相关知识，以及实现这些模块的VHDL硬件描述语言和QuartusⅡ开发平台，目标是实现一个集成度高、灵活性强、并具有较强的数据处理能力的扩频通信基带系统。 本论文中首先对扩频通信的基础理论做了探讨，着重对直序扩频的理论进行了分析；其次根据理论分析，设计了全数字直接序列扩频基带系统的结构，完成了扩频序列的产生、信息码的输入和扩频。重点完成了对基带扩频信号的相关解扩和几种同步捕获电路的设计，将多种专用芯片的功能集成在一片大规模FPGA芯片上。在论文中列出了部分模块的VHDL程序，并在QuartusⅡ仿真平台上完成各部分模块的功能仿真。
上传时间： 2013-04-24
上传用户：chenjjer
本课题是在课题组已实现的高速串行通信平台的基础上，进一步引伸，设计开源的PCI软核通信模块替代Xilinx公司提供的LogiCORE PCI核，力求在从模式下，做到占用资源更少，传输速度更快，也为以后实现更完整的功能提供平台。 本文以此为背景，基于FPGA平台，搭建以开源的PCI软核为核心的串行通信接口平台，使其成为PCI总线与用户逻辑之间的桥梁，使用户逻辑避开与复杂的PCI总线协议。本课题采用Spartan-II FPGA芯片XC2S200-6FG456C系统开发板作为串行通信接口的硬件实验平台，实现了支持配置读/写交易、单数据段读/写、突发模式读/写、命令/地址译码功能和数据传送错误检测与处理功能的PCI软核。 本文主要阐述了以PCI软核为核心的串行通信平台的实现，首先介绍了PCI软核的编程语言、软件工具和硬件实验平台Spartan-II FPGA芯片XC2S200-6FG456C系统开发板。然后，介绍了PCI总线命令、PCI软核所支持的功能、PCI软核两侧信号的定义、PCI软核配置模块以及探讨了PCI软核的状态机接收、发送数据等过程，分析了PCI软核的数据收发功能仿真，主要包括配置读/写交易、单数据段模式读/写和突发模式读/写的仿真图形，并阐述了管脚约束的操作流程。最后介绍PCI软核模块的WDM驱动，内容包括驱动程序简介、驱动程序的开发、中断处理、驱动程序与应用程序之间的通信以及应用程序操作。最后，对PCI软核的各种性能进行了比较分析。整个模块设计紧凑，完成在实验平台上的数据发送。 设计选用硬件描述语言VerilogHDL，在开发工具Xilinx ISE7.1中完成整个系统的设计、综合、布局布线，利用Modelsim进行功能及时序仿真，使用DriverWorks为PCI软核编写WinXP下的驱动程序，用VC++6.0编写相应的测试应用程序。之后，将FPGA设计下载到Spanan-II FPGA芯片XC2S200-6FG456C系统开发板中运行。 文章最后指出工作中的不足之处和需要进一步完善的地方。
上传时间： 2013-04-24
上传用户：sc965382896
通信与信息技术行业飞速发展，已成为我国支柱产业之一。随着该行业的迅速发展，社会对具备实际动手能力人才的需求也不断增加，高校通信教学改革势在必行。在最初的通信原理实验设备中每个实验独立占用一块硬件资源，随着EDA技术的发展，实验设备厂商将CPLD/FPGA技术作为独立的一项实验内容，加入到通信原理实验设备中。FPGA技术具备集成度高、速度快和现场可编程的优势，适合高集成度和高速的时序运算。本文总结现有通信原理实验设备的优缺点，采用FPGA技术设计出集验证性和设计性于一体，具备较高的综合性和系统性的通信原理实验系统。 本系统提供了一个开放性的硬件、软件平台，从培养学生实际动手能力出发，利用FPGA在通用的硬件上实现所有实验内容。学生在本系统上除了能完成已固化的实验内容，还可以实现电子设计开发和验证。这对培养学生的实践能力大有裨益。 本文结合数字通信系统基本模型，把基于FPGA的通信原理实验系统划分为信号源模块、发送端模块、信道仿真模块、接收端模块和同步模块几部分。其中，模拟信号源采用DDS技术，能够生成非常高的频率精度，可作为任意波形发生器。发送端和接收端模块结合到一起组成多体制调制解调器，形成多频段、多波形的软件无线电系统。载波同步采用全数字COSTAS环提取技术，具备良好的载波跟踪特性，利用对载波相位不敏感 的Gardner算法跟踪位同步信号。 本文首先介绍了通信原理实验系统的研究现状和意义；然后根据通信系统模型从《通信原理》各个章节中提炼出各模块的实验内容，分别列出各实验的数字化实现模型；继而根据各模块资源需求选取合适FPGA芯片，并给出硬件设计方案；最后，给出各模块在FPGA上具体实现过程、系统测试结果及分析。测试和实际运行结果表明设计方法正确，且功能和技术指标满足设计要求。 关键词：通信原理，实验系统，FPGA，DDS，多体制调制解调，全数字COSTAS环，位同步
上传时间： 2013-07-07
上传用户：evil
随着列车自动化控制和现场总线技术的发展，基于分布式控制系统的列车通信网络技术TCN（IEC-61375）在现代高速列车上得到广泛应用。TCN协议将列车通信网络分为绞线式列车总线WTB和多功能车辆总线MVB，其中WTB实现对开式列车中的互联车辆间的数据传输和通信，MVB实现车载设备的协同工作和互相交换信息。 本文介绍了国内外列车通信网络的发展情况和各自优势，分析了MVB一类设备底层协议。研究利用FPGA实现MVB控制芯片MVBC，用ARM作为微处理器实现MVB一类设备的嵌入式解决方案。其中，在FPGA芯片中主要采用自顶向下的设计方法，RLT硬件描述语言实现MVB控制芯片MVBC一类设备的主要功能，包括帧编码器、帧解码器和逻辑接口单元。ARM主要完成了软件程序的编写和实时操作系统的移植。在eCos实时操作系统上，完成了驱动和上层应用程序，包括端口初始化、端口配置、帧收发指令和报文分析。 为了验证设计的正确性，在设计的硬件平台基础上，搭建了MVB通信网络的最小系统，对网络进行系统功能测试。测试结果表明：设计方案正确，达到了设计的预期要求。
上传时间： 2013-08-03
上传用户：bruce5996
卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的Viterbi译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上，重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法，节省了资源；加比选模块使用全并行结构保证处理速度；幸存路径管理模块使用3指针偶算法的流水线结构，大大提高了译码速度。在Xilinx ISE8.2i环境下，用VHDL硬件描述语言编写程序，实现(2，1，7)卷积码的Viterbi译码器。在(2，1，7)卷积码译码器基础上，扩展了Viterbi译码器的通用性，使其能够对不同的卷积码译码。译码器根据不同的工作模式，可以对(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四种广泛运用的卷积码译码，并且可以修改译码深度等改变译码器性能的参数。 本文用Simulink搭建编译码系统的通信链路，生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证，Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器，译码器运行稳定可靠。最后，使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析，仿真结果表明，在同等条件下，本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。
上传时间： 2013-06-24
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