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软件流程

  • 64位MIPS微处理器的模块设计和FPGA验证

      作为嵌入式系统核心的微处理器,是SOC不可或缺的“心脏”,微处理器的性能直接影响着整个SOC的性能。  与国际先进技术相比,我国在这一领域的研究和开发工作还相当落后,这直接影响到我国信息产业的发展。本着赶超国外先进技术,填补我国在该领域的空白以摆脱受制于国外的目的,我国很多科研单位和公司进行了自己的努力和尝试。经过几年的探索,已经有多种自主知识产权的处理器芯片完成了设计验证并逐渐进入市场化阶段。我国已结束无“芯”的历史,并向设计出更高性能处理器的目标迈进。  艾科创新微电子公司的VEGA处理器,是公司凭借自己的技术力量和科研水平设计出的一款64位高性能RSIC微处理器。该处理器基于MIPSISA构架,采用五级流水线的设计,并且使用了高性能处理器所广泛采用的虚拟内存管理技术。设计过程中采用自上而下的方法,根据其功能将其划分为取指、译码、算术逻辑运算、内存管理、流水线控制和cache控制等几个功能块,使得我们在设计中能够按照其功能和时序要求进行。  本文的首先介绍了MIPS微处理器的特点,通过对MIPS指令集和其五级流水线结构的介绍使得对VEGA的设计有了一个直观的认识。在此基础上提出了VEGA的结构划分以及主要模块的功能。作为采用虚拟内存管理技术的处理器,文章的主要部分介绍了VEGA的虚拟内存管理技术,将VEGA的内存管理单元(MMU)尤其是内部两个翻译后援缓冲(TLB)的设计作为重点给出了流水线处理器设计的方法。结束总体设计并完成仿真后,并不能代表设计的正确性,它还需要我们在实际的硬件平台上进行验证。作为论文的又一重点内容,介绍了我们在VEGA验证过程中使用到的FPGA的主要配置单元,FPGA的设计流程。VEGA的FPGA平台是一完整的计算机系统,我们利用在线调试软件XilinxChipscope对其进行了在线调试,修正其错误。  经过模块设计到最后的FPGA验证,VEGA完成了其逻辑设计,经过综合和布局布线等后端流程,VEGA采用0.18工艺流片后达到120MHz的工作频率,可在其平台上运行Windows-CE和Linux嵌入式操作系统,达到了预计的设计要求。  

    标签: MIPS FPGA 微处理器 模块设计

    上传时间: 2013-07-07

    上传用户:标点符号

  • JPEG2000基于位平面扫描的上下文编码的研究和FPGA实现

    JPEG2000是新一代的静态图像压缩标准,它相比JPEG有很多新的特性,如渐进传输和感兴趣区域编码等,因而它具有广阔的应用前景,特别是在数码相机、PDA等便携式设备中。 JPEG2000的核心主要包括小波变换和基于最优化截断点的嵌入式块编码(EBCOT)算法,其计算复杂度远远高于JPEG,完全采用软件方案实现将会占用大量的处理器时间和内存开销,而且速度较慢,实时处理的能力较差。为了推广JPEG2000在便携式产品、消费类电子产品中的应用,打开巨大的潜在市场,研究硬件实现的算法实时处理方案具有重要的应用价值。 EBCOT算法是一个两层的编码引擎,其中的上下文编码的运算量约占到总运算量的50%,是提高编码速度的关键算法之一。由于上下文编码大部分都是逻辑运算,没有复杂的数学运算,但逻辑控制流程复杂繁琐,对存储器访问频繁,采用DSP或者其他的通用处理器通过指令控制实现该算法,未能显著提高编码速度。本文采用FPGA芯片,以电路逻辑的方式来实现该算法并进行优化,在研究和分析了上下文编码算法运算特点的基础上,设计了列判断和交错存储相结合的硬件实现方案,并采用硬件描述语言Verilog在寄存器传输级描述了相应的硬件电路。通过功能仿真和逻辑综合后,所获得的上下文编码模块最大时钟频率为101MHz,且能在130ms内完成对一幅512×512灰度图像的编码,性能比Jasper软件中的实现方案提高了75%。 JPEG2000的一个重要特性是其具有渐进传输的能力,而码流组织是获得渐进传输特性的技术关键。码流组织通过在输出码流中安排数据包的先后顺序来实现渐进传输的目的。本文对JPEG2000中实现渐进传输的机制进行了分析,并研究了码流组织的算法实现。 为了对JPEG2000算法实现进行验证,本文设计了基于FPGA和ARM的验证实验平台,其中FPGA主要完成算法中运算量较大的小波变换、上下文编码和算术编码,而ARM处理器则完成码流组织、数据打包以及和PC机的通信。本文在该平台上对所设计的上下文编码算法和码流组织模块的设计进行了验证,实验结果表明本文设计的算法模块功能正确,并在一定程度上提高了编码速度。

    标签: JPEG 2000 FPGA 编码

    上传时间: 2013-04-24

    上传用户:独孤求源

  • 复费率CPU卡电能表ESAM及卡操作指令流程

    复费率CPU卡电能表ESAM及卡操作指令流程

    标签: ESAM CPU 复费率 电能表

    上传时间: 2013-05-22

    上传用户:xiaoxiang

  • BMP转PCB软件

    能将图片(首先在图形处理软件里将它转成BMP单色位图)转成PCB文件格式,放置层可自定义。

    标签: BMP PCB 软件

    上传时间: 2013-07-16

    上传用户:leixinzhuo

  • 基于FPGA的JPEG图像压缩芯片设计

    该文探讨了以FPGA(Field Programmable Gates Array)为平台,使用HDL(Hardware Description Language)语言设计并实现符合JPEG静态图象压缩算法基本模式标准的图象压缩芯片.在简要介绍JPEG基本模式标准和FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构.JPEG基本模式硬件编码器改进结构的设计思想、设计结构和Verilog设计实现在其后章节中进行了详细阐述,并分别给出了改进结构中各个模块的单独测试结果.在该文的测试部分,阐述利用实际图像作为输入,从FPGA的输出得到了正确的压缩图像,计算了相应的图像压缩速度和图象质量指标,并与软件压缩的速度和结果做了对比,提出了未来的改进建议.

    标签: FPGA JPEG 图像压缩 芯片设计

    上传时间: 2013-04-24

    上传用户:Andy123456

  • adf4350寄存器配置软件

    一个很好用的adf4350寄存器配置软件,省却了您繁琐的计算寄存器值的时间

    标签: 4350 adf 寄存器 软件

    上传时间: 2013-06-30

    上传用户:海陆空653

  • 基于XC2S300E芯片的高级加密标准算法的FPGA设计

    加密算法一直在信息安全领域起着无可替代的作用,它直接影响着国家的未来和发展.随着密码分析水平、芯片处理能力和计算技术的不断进步,原有的数据加密标准(DES)算法及其变形的安全强度已经难以适应新的安全需要,其实现速度、代码大小和跨平台性均难以继续满足新的应用需求.在未来的20年内,高级加密标准(AES)将替代DES成为新的数据加密标准.高级加密标准算法是采用对称密钥密码实现的分组密码,支持128比特分组长度及128比特、192比特与256比特可变密钥长度.无论在反馈模式还是在非反馈模式中使用AES算法,其软件和硬件对计算环境的适应性强,性能稳定,密钥建立时间优良,密钥灵活性强.存储需求量低,即使在空间有限的环境使用也具备良好的性能.在分析高级加密标准算法原理的基础上,描述了圈变换及密钥扩展的详细编制原理,用硬件描述语言(VHDL)描述了该算法的整体结构和算法流程.详细论述了分组密码的两种运算模式(反馈模式和非反馈模式)下算法多种体系结构的实现原理,重点论述了基本体系结构、循环展开结构、内部流水线结构、外部流水线结构、混合流水线结构及资源共享结构等.最后在XILINX公司XC2S300E芯片的基础上,采用自顶向下设计思想,论述了高级加密标准算法的FPGA设计方法,提出了具体模块划分方法并对各个模块的实现进行了详细论述.圈变换采用内部流水线结构,多个圈变换采用资源共享结构,密钥调度与加密运算并行执行.占用芯片面积及引脚资源较少,在芯片选型方面具有很好的适应性.

    标签: S300 300E FPGA 300

    上传时间: 2013-06-20

    上传用户:fairy0212

  • 软件无线电调制解调系统的研究及其FPGA实现

    软件无线电是二十世纪九十年代提出的一种实现无线通信的体系结构,被认为是继模拟通信、数字通信之后的第三代无线电通信技术。它的中心思想是:构造一个开放性、标准化、模块化的通用硬件平台,并使宽带模数和数模转换器尽可能靠近天线,从而将各种功能,如工作频段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成。 本论文首先介绍了软件无线电的基本原理和三种结构形式,综述了软件无线电的几项关键技术及其最新研究进展。其中调制解调模块是软件无线电系统中的重要部分,集中体现了软件无线电最显著的优点——灵活性。目前这一部分的技术实现手段多种多样。随着近几年来芯片制造工艺的飞速发展,可编程器件FPGA以其高速的处理性能、高容量和灵活的可重构能力,成为实现软件无线电技术的重要手段。 本论文调制解调系统的设计,选择有代表性的16QAM和QPSK两种方式作为研究对象,采用SystemView软件作为系统级开发工具进行集成化设计。在实现系统仿真和FPGA整体规划后,着重分析用VHDL实现其中关键模块以及利用嵌入FPGA的CPU核控制调制解调方式转换的方法。同时,在设计中成功地调用了Xilinx公司的IP核,实现了设计复用。由于FPGA内部逻辑可以根据需要进行重构,因而硬件的调试和升级变得很容易,而内嵌CPU使信号处理过程可以用软件进行控制,充分体现了软件无线电的灵活性。 通过本论文的研究,初步验证了在FPGA内实现数字调制解调过程及控制的技术可行性和应用的灵活性,并对将来的扩展问题进行了研究和讨论,为实现完整的软件无线电系统奠定了基础。

    标签: FPGA 软件无线电 调制解调

    上传时间: 2013-04-24

    上传用户:libenshu01

  • 手把手教你学AVR单片机C程序设计实验程序

    目录 第1章 概述 1.1 采用C语言提高编制单片机应用程序的效率 1.2 C语言具有突出的优点 1.3 AvR单片机简介 1.4 AvR单片机的C编译器简介 第2章 学习AVR单片机C程序设计所用的软件及实验器材介绍 2.1 IAR Enlbedded Workbench IDE C语言编译器 2.2 AVR Studio集成开发环境 2.3 PonyProg2000下载软件及SL—ISP下载软件 2.4 AVR DEM0单片机综合实验板 2.5 AvR单片机JTAG仿真器 2.6 并口下载器 2.7 通用型多功能USB编程器 第3章 AvR单片机开发软件的安装及第一个入门程序 3.1 安装IAR for AVR 4.30集成开发环境 3.2 安装AVR Studio集成开发环境 3.3 安装PonyProg2000下载软件 3.4 安装SLISP下载软件 3.5 AvR单片机开发过程 3.6 第一个AVR入门程序 第4章 AVR单片机的主要特性及基本结构 4.1 ATMEGA16(L)单片机的产品特性 4.2 ATMEGA16(L)单片机的基本组成及引脚配置 4.3 AvR单片机的CPU内核 4.4 AvR的存储器 4.5 系统时钟及时钟选项 4.6 电源管理及睡眠模式 4.7 系统控制和复位 4.8 中断 第5章 C语言基础知识 5.1 C语言的标识符与关键字 5.2 数据类型 5.3 AVR单片机的数据存储空间 5.4 常量、变量及存储方式 5.5 数组 5.6 C语言的运算 5.7 流程控制 5.8 函数 5.9 指针 5.10 结构体 5.11 共用体 5.12 中断函数 第6章 ATMEGA16(L)的I/O端口使用 6.1 ATMEGAl6(L)的I/O端口 6.2 ATMEGAl6(L)中4组通用数字I/O端口的应用设置 6.3 ATMEGA16(L)的I/O端口使用注意事项 6.4 ATMEGAl6(L)PB口输出实验 6.5 8位数码管测试 6.6 独立式按键开关的使用 6.7 发光二极管的移动控制(跑马灯实验) 6.8 0~99数字的加减控制 6.9 4×4行列式按键开关的使用 第7章 ATMEGAl6(L)的中断系统使用 7.1 ATMEGA16(L)的中断系统 7.2 相关的中断控制寄存器 7.3 INT1外部中断实验 7.4 INTO/INTl中断计数实验 7.5 INTO/INTl中断嵌套实验 7.6 2路防盗报警器实验 7.7 低功耗睡眠模式下的按键中断 7.8 4×4行列式按键的睡眠模式中断唤醒设计 第8章 ATMEGAl6(L)驱动16×2点阵字符液晶模块 8.1 16×2点阵字符液晶显示器概述 8.2 液晶显示器的突出优点 8.3 16×2字符型液晶显示模块(LCM)特性 8.4 16×2字符型液晶显示模块(LCM)引脚及功能 8.5 16×2字符型液晶显示模块(LCM)的内部结构 8.6 液晶显示控制驱动集成电路HD44780特点 8.7 HD44780工作原理 8.8 LCD控制器指令 8.9 LCM工作时序 8.10 8位数据传送的ATMEGAl6(L)驱动16×2点阵字符液晶模块的子函数 8.11 8位数据传送的16×2 LCM演示程序1 8.12 8位数据传送的16×2 LCM演示程序2 8.13 4位数据传送的ATMEGA16(L)驱动16×2点阵字符液晶模块的子函数 8.14 4位数据传送的16×2 LCM演示程序 第9章 ATMEGA16(L)的定时/计数器 9.1 预分频器和多路选择器 9.2 8位定时/计时器T/C0 9.3 8位定时/计数器0的寄存器 9.4 16位定时/计数器T/C1 9.5 16位定时/计数器1的寄存器 9.6 8位定时/计数器T/C2 9.7 8位T/C2的寄存器 9.8 ICC6.31A C语言编译器安装 9.9 定时/计数器1的计时实验 9.10 定时/计数器0的中断实验 9.11 4位显示秒表实验 9.12 比较匹配中断及定时溢出中断的测试实验 9.13 PWM测试实验 9.14 0~5 V数字电压调整器 9.15 定时器(计数器)0的计数实验 9.16 定时/计数器1的输入捕获实验 ......

    标签: AVR 手把手 单片机 C程序

    上传时间: 2013-07-30

    上传用户:yepeng139

  • 基于“单片机CPLDFPGA体系结构”的程控交换机系统集成化设计

    有线通信方式由于具有保密性高、抗干扰能力强在军事通信中倍受青睐,因此,对军用有线通信设备的研究和设计具有十分重要的战略意义.TBJ-204型野战20线程控交换机是一种小型背负式模拟空分程控用户交换机,用于装备全军各兵种的作战、演习和紧急抢险等行动.该项目以该交换机为研究对象,在详细分析原设备的系统结构和功能实现方式的基础上,指出该机型在使用过程中存在技术相对陈旧、分立元件过多、可靠性和保密性不够、体积大、重量大、维修困难等问题,同时结合系统的低功耗需求和优化人机接口设计,本文提出基于"单片机+CPLD/FPGA体系结构"的集成化设计方案:①在CPLD中实现信号音分频和计时频率生成电路、20路用户LED状态控制电路;②CPLD与单片机以总线接口方式实现译码、数据和控制信号锁存功能的VHDL设计;③基于低功耗设计的器件选型方案和单片机待机模式设计;④人机接口的LCD菜单操作方式.该文详细介绍了改型设备的研制过程,包括CPLD片内功能设计实现、主控制板和用户板各功能模块工作原理和设计实现、各硬件模块功能测试等,最后给出了局内呼叫处理功能和话务员服务功能的软件实现流程.文章结尾介绍了改型设备的系统性能,它将实现更高的可靠性、保密性和抗干扰能力,同时具备低功耗和小型化的优点.最后,该文总结了项目设计中使用的关键技术,指出了设计的创新意义和将来的工作.

    标签: CPLDFPGA 单片机 程控交换机

    上传时间: 2013-04-24

    上传用户:啊飒飒大师的