由于数字电子技术的迅速发展，尤其是计算机在自动控制、自动检测以及许多其他领域的广泛应用，D／A和A／D转换器显得越来越重要，成为现代通讯不可缺少的部件。权电容阵列式DAC 的特点是电路结构简单、功耗低，因此得到了广泛的应用。为了提高效率、降低芯片面积， 权电容 DAC 可划分为并联结构、C2C 结构，以及分裂结构。权电容 DAC 类似于开关控制下的取样电路，每一组输入控制数据都会形成一个对应的电容阵列网络，输出的模拟电压代表了这个电容阵列网络对输入信号（ 参考电压） 的 取样结果
上传时间： 2017-04-17
上传用户：weilianjin
在电子和自动化技术的应用中，单片机和D/A是经常需要同时使用的，在一般的应用中外接昂贵的D/A转换器，这样就增加了成本。但是，几乎所有的单片机有提供了定时器，甚至直接提供PWM输出功能。这就能够通过单片机的PWM输出，再加上简单的外围电路及对应的软件设计，实现对PWM的信号处理，得到稳定，精确的模拟输出，以实现D/A转换，这将大大降低电子设备的成本，减小体积，并容易提高精度。
上传时间： 2018-05-01
上传用户：songguoda
可制作flash的音频，可以将音乐转换成144HZ
标签： 音频转换器
上传时间： 2018-05-07
上传用户：xixihaha54
ADS1158数据手册 TI的这款芯片用好了是高性能ad转换器，用不好能把人折腾死。数据手册一定要细读。
上传时间： 2018-09-11
上传用户：wzd517
ADuC7060/ADuC7061系列是完全集成的8 kSPS、24位数据 采集系统，在单芯片内集成高性能多通道Σ-Δ型模数转换 器(ADC)、16位/32位ARM7TDMI® MCU和Flash/EE存储器。
上传时间： 2019-06-11
上传用户：ym331322001
可以把韩文乱码转换成韩文的工具。在里面输入乱码后，点击确定就可以自动生成乱码对应的韩文
标签： 转换器
上传时间： 2021-01-03
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降压变换电路 高输出的PWM的转换器,具有欠压锁定功能,有严格的电压调节精度
上传时间： 2021-12-03
上传用户：bluedrops
这个是有关于AD5933模块的原理图。AD5933是负阻抗检测电路，AD5933是一款高精度的阻抗测量芯片，内部集成了带有12位，采样率高达1MSPS的AD转换器的频率发生器。这个频率发生器可以产生特定的频率来激励外部电阻，电阻上得到的响应信号被ADC采样，并通过片上的DSP进行离散的傅立叶变换。傅立叶变换后返回在这个输出频率下得到的实部值R和虚部值I。
上传时间： 2021-12-15
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基于ep3c10e144 FPGA +双核8位AD928设计的双通道示波器quartus8.0 verilog 工程源码+ PDF硬件原理图，双通道示波器应用到FPGA主控与双核8位AD9288，AD9288是一款双核8位单芯片采样模数转换器（ADC），内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性进行了优化。AD9288采用100 MSPS转换速率工作，在整个工作范围内都具有出色的动态性能。每个通道均可以独立工作通道数：2通道模拟带宽：30MHz采样率：双通道，每125Msps垂直精度：8bit存储深度：每通道不小于8KB电压灵敏度：10mv/div~5v/div（1:1探头）扫速范围：100ns/div~5s/divFFT功能：1024点FFTX-Y功能触发方式：单次、正常、自动，触发电压可调并带有超前触发功能480*320/3.5寸高分辨率液晶显示器。工作电压：6.2V~9V，推荐使用8V稳压电源
标签： ep3c10e144 fpga ad928 示波器 quartus
上传时间： 2022-01-21
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ADS8329 Verilog fpga 驱动源码，2.7V 至 5.5V 16 位 1MSPS 串行模数转换器 ADC芯片ADS8329数据采集的verilog代码，已经用在工程中，可以做为你的设计参考。( input clock, input timer_clk_r, input reset, output reg sample_over, output reg ad_convn, input ad_eocn, output reg ad_csn, output reg ad_clk, input ad_dout, output reg ad_din, output reg [15:0] ad_data_lock);reg [15:0] ad_data_old;reg [15:0] ad_data_new; reg [19:0] ad_data_temp; reg [15:0] ad_data;reg [4:0] ad_data_cnt;reg [4:0] ad_spi_cnt; reg [5:0] time_dly_cnt; parameter [3:0] state_mac_IDLE = 0, state_mac_0 = 1, state_mac_1 = 2, state_mac_2 = 3, state_mac_3 = 4, state_mac_4 = 5, state_mac_5 = 6, state_mac_6 = 7, state_mac_7 = 8, state_mac_8 = 9, state_mac_9 = 10, state_mac_10 = 11, state_mac_11 = 12, state_mac_12 = 13, state_mac_13 = 14, state_mac_14 = 15; reg [3:0] state_curr;reg [3:0] state_next;
上传时间： 2022-01-30
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