GAL设计的累加器，译码器的原代码。已经测试成功，并且生成可烧写的JED文件！
上传时间： 2015-07-06
上传用户：cc1015285075
EWB做的多功能数字钟 由振荡器输出稳定的高频脉冲信号作为时间基准，经分频器输出标准的秒脉冲，秒计数器满60向分计数器进位，分计数器满60向小时计数器进位，小时计数器按“12翻1”规律计数，计数器经译码器送到显示器；计数出现误差可用校时电路进行校时、校分、校秒， 可发挥部分：使闹钟具有可整点报时与定时闹钟的功能。
上传时间： 2015-08-06
上传用户：zhangyi99104144
将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。 将4MHz的访波输入到ccc模块上，输出500Hz提供鸣叫声频。1kHz的方波经fen10模块进行十分频后为秒模块mian、分模块mina、时模块hour，提供时钟信号；用sst模块为整点报时提供控制信号，（当59 50"、52"、54"、56"、58"时，q500输出为”1”，秒为00时qlk输出为”1”,这两个信号经过逻辑或门实现报时功能）；用sel模块提供数码管片选信号；用模块bbb将对应数码管信号送出需要的显示信号；用七段译码器dispa模块进行译码。
上传时间： 2014-12-22
上传用户：lps11188
密码锁的VHDL实现，分为几个部分。包括除颤抖电路，译码器，等
上传时间： 2014-12-20
上传用户：标点符号
目录结构 ├─WuYuFei ├─WuYufei_matlab ├─cap_turbo ├─mother └─paper constituent_decoder_SemiTh.m constituent_decoder_logmap.m constituent_decoder_max.m constituent_decoder_Th.m 这四个文件是子译码器 interleaver_3GPP.m 3GPP标准的交织器。Turbo.m中可以选择是用伪随机交织还是3GPP标准交织 decoder_all_algorithm.m 译码器，其中包含了3种译码算法 test_OverLoad_menu.m 对运算负荷的测试程序 test_algorithm_menu.m 对算法的测试程序 Shannon_Limit.m 香农限 test_uncoded_BPSK.m test_uncoded_BPSK_theory.m 未编码BPSK的性能，一个是理论的，另外一个是测试的。
标签： constituent_decoder_SemiTh WuYufei_matlab cap_turbo WuYuFei
上传时间： 2015-10-15
上传用户：从此走出阴霾
本人把这次课程设计作为培养实践能力的初次练兵，以数字通信中的编码器、译码器及锁存器为核心设计了八路抢答器。
标签： 实践
上传时间： 2015-10-27
上传用户：leehom61
本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了一个简单的译码器，适合处学者
上传时间： 2015-11-03
上传用户：叶山豪
2个4位二进制数相加的加法器件，其结果显示在七段译码器中
上传时间： 2015-11-04
上传用户：chenjjer
对符号进行huffman编码和解码的程序，ＧＵＩ界面，很好的学习压缩及解压缩技术。哈夫曼编/译码器V2.0
上传时间： 2014-01-23
上传用户：ljmwh2000
7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD中实现。本项实验很容易实现这一目的。例6-1作为7段BCD码译码器的设计，输出信号LED7S的7位分别接如图6-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为 "1101101" 时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1，接有高电平的段发亮，于是数码管显示“5”。
上传时间： 2014-01-08
上传用户：wff
