基于FPGA实现的一种新型数字锁相环
标签： FPGA 新型数字 锁相环
上传时间： 2013-08-07
上传用户：2467478207
介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法，详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA实现。
标签： VHDL 嵌入式 全数字 锁相环路
上传时间： 2013-08-11
上传用户：yare
一篇关于使用cordic实现动态配置以提高FPGA的整体性能的高效算法具体详解，很实用哦
标签： cordic FPGA 动态配置 性能
上传时间： 2013-08-13
上传用户：a471778
基于FPGA的全数字锁相环设计,内有设计过程和设计思想
标签： FPGA 全数字 锁相环
上传用户：fqscfqj
基于FPGA设计数字锁相环，提出了一种由微分超前/滞后型检相器构成数字锁相环的Verilog-HDL建模方案
标签： FPGA 数字锁相环
上传时间： 2013-08-19
上传用户：Huge_Brother
基于CPLD的扰码与解扰码器的设计，扰码用M序列实现，m序列级数和频率可选
标签： CPLD 码器
上传时间： 2013-08-21
上传用户：jiahao131
针对高频感应加热电源中用传统的模拟锁相环跟踪频率所存在的问题,提出一种非常适合于高频感应加热的\r\n新型的数字锁相环。使用FPGA 内底层嵌入功能单元中的数字锁相环74HCT297 ,并添加少量的数字电路来实现。最后利\r\n用仿真波形验证该设计的合理性和有效性。整个设计负载范围宽、锁相时间短,现已成功应用于100 kHz/ 30 kW 的感应加\r\n热电源中。
标签： 高频感应 加热电源 模拟锁相环 频率
上传时间： 2013-08-22
上传用户：nairui21
关于数字锁相环的一点东西,可以下来看看\r\n
标签： 数字锁相环
上传时间： 2013-08-26
上传用户：7891
JPEG静止图像压缩解压缩标准的硬件实现及其改进算法的研究 这是本人做图像压缩时收藏的一个比较经典的硕士论文，希望对大家有参考价值
标签： JPEG 硕士 图像压缩 标准
上传时间： 2013-09-01
上传用户：mqien
使用Cadence布局布线常见问题详解.pdf
标签： Cadence 布局布线
上传时间： 2013-09-04
上传用户：wd450412225
