Allegro16.6 破解过程详解 1. 安装 licensemanager （ 可以安装到任何盘 ） ，最后问选择 license 路径时，单击cancel ，然后finish ，安装完成后重新启动电脑。
上传时间： 2013-10-20
上传用户：netwolf
《双色图文详解三极管及应用电路》首先介绍了电子技术的学习方法和电子元器件知识的学习重点，然后详细地介绍了三极管的基础知识和应用电路，重点介绍了三极管直流电路、单级放大器和负反馈放大器的电路特性，最后介绍了三极管的检测方法。
上传时间： 2013-10-20
上传用户：lgd57115700
C语言趣味程序设计百例精解
上传时间： 2013-10-15
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C语言符号及关键字详解
上传时间： 2013-12-19
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C语言和c++知识全解
标签： C语言
上传时间： 2013-11-15
上传用户：llandlu
C语言趣味程序百例精解
上传时间： 2013-11-04
上传用户：苍山观海
Allegro16.6 破解过程详解 1. 安装 licensemanager （ 可以安装到任何盘 ） ，最后问选择 license 路径时，单击cancel ，然后finish ，安装完成后重新启动电脑。
上传时间： 2013-11-11
上传用户：sjb555
中望CAD2010体验版正式发布。作为中望公司的最新年度力作，在继承以往版本优势的基础上，中望CAD2010融入了以“安全漏洞抓取、内存池优化、位图和矢量图混合处理”等多项可以极大提高软件稳定性和效率的中望正在申请全球专利的独创技术，新增了众多实用的新功能，在整体性能上实现了巨大的飞跃，主要体现在以下几方面： 大图纸处理能力的提升 文字所见即所得、消隐打印等新功能 二次开发接口更加成熟 一、大图纸处理能力的提升 中望CAD2010版采用了更先进的内存管理以及压缩技术，采用了一些新的优化算法，使得中望CAD常用命令执行效率和资源占用情况得到进一步的提高，特别是在低内存配置下大图纸的处理能力，大大减少了图纸内存资源占用量，提升了大图纸处理速度。主要体现在： 大图纸内存占用量显著下降，平均下降约30%，地形图类图纸则平均下降50%； 实体缩放和平移，zoom\pan\redraw更加顺畅； 保存速度更快、数据更安全，保存速度平均有40%的提升。 二、新增功能 1、文字所见即所得 文字编辑器有多处改进，文字编辑时显示的样式为最后在图面上的样式，达到了所见即所得的效果。文字编辑器新加入段落设置，可进行制表位、缩进、段落对齐方式、段落间距和段落行距等项目的调整。另外，在文字编辑器内可直接改变文字倾斜、高度、宽度等特征。 2、消隐打印 中望CAD2010版本支持二维和三维对象的消隐打印，在打印对象时消除隐藏线，不考虑其在屏幕上的显示方式。此次消隐打印功能主要体现在以下两个方面： （一）、平台相关命令和功能的调整 视口的“属性”：增加“着色打印”选项（“线框”和“消隐”两种着色打印项） 选择视口后，右键菜单支持“着色打印”项（ “线框”和“隐藏”两种模式） 命令mview增加了“着色打印”功能项，可以方便用户设置视口的“着色打印属性”（线框和消隐两种模式） 打印”对话框调整：在布局空间，激活“打印”对话框，以前的“消隐打印”选项显示为“隐藏图纸空间对象”。 页面设置管理器启动的“打印设置”对话框调整：图纸空间中，通过页面设置管理器激活的“打印设置”对话框，以前的“消隐打印”选项显示为“隐藏图纸空间对象” （二）、消隐打印使用方法的调整 模型空间： 可通过“打印”或“页面设置管理器”打开的“打印设置”对话框中的“消隐打印”选项来控制模型空间的对象是否消隐打印，同时包含消隐打印预览，若勾选“消隐打印”按钮，模型空间的对象将被消隐打印出来。 布局空间： 若要在布局空间消隐打印对象，分为两种情况： 1) 布局空间视口外的对象是否消隐，直接取决于“打印设置”对话框中“隐藏图纸空间对象”按钮是否被勾选； ２）布局空间视口中的对象是否消隐，取决于视口本身的属性，即“着色打印”特性选项，必须确保该选项为“消隐”才可消隐打印或预览 3、图层状态管理器 可以创建多个命名图层状态，以保存图层的状态列表，用户可以通过选择图层状态来表现图纸的不同显示效果。这种图层状态可以输出供其它图纸使用，也可以输入其它保存的图层状态设置。 4、文字定点缩放 能够依据文字位置的特征点，如中心，左下等，作为基准点，对多行文字或单行文字进行缩放，同时不改变基准点位置。 5、Splinedit新功能 全面支持样条曲线的编辑，主要体现在SPLINEDIT命令行提示中，如下： 拟合数据(F)/闭合样条(C)/移动(M) 顶点(V)/精度(R)/反向(E)/撤消(U)/<退出(X)>: 拟合数据： 增加(A)/闭合(C)/删除数据(D)/移动(M)/清理(P)/切线(T)/<退出(X)>: 增加、删除数据：通过增加、删除样条曲线的拟合点来控制样条曲线的拟合程度。 移动：通过移动指定的拟合点控制样条曲线的拟合数据 闭合/打开：控制样条曲线是否闭合。 清理：清除样条曲线的拟合数据，从而使命令提示信息变为不包含拟合数据的情形。 切线：修改样条曲线的起点和端点切向。 闭合样条：将打开的样条曲线闭合。若选择的样条曲线为闭合的，该选项为“打开”，将闭合的样条曲线打开。 移动：可用来移动样条曲线的控制点到新的位置。 精度：可通过添加控制点、提高阶数或权值的方式更为精密的控制样条曲线的定义。 反向：调整样条曲线的方向为反向。 6、捕捉和栅格功能增强 7、支持文件搜索路径 关于激活注册：打开CAD界面，找到左上面的“帮助”，激活产品-复制申请码-再打开你解压到CAD包找到keygen.exe（也就是注册机，有的在是“Key”文件里，如果没有可以到网上下载），输入申请码--点击确定，就中间那个键--得到数据 应该是五组-复制再回到上面激活码页面，粘贴激活码确定就ok ！复制(粘贴)的时候用 ctrl +c（v），用鼠标右键没用！ 如果打开安装CAD就得注册才能运行的，那方法也跟上边的差不多！ 其实你在网上一般是找不到激活码的，因为各个申请码不一样，所以别人的激活码到你那基本上没用，只能用相应的方法得到激活码，这方法也就要你自己去试了，我原来也不会装CAD，但现在一般3分钟就装好了，只要知道怎么说了就快了，一般软件都是一样的装法，不会装可以到网上找资料！有时求人不如求已，自己算比在网上等着别人给你算快多了
上传时间： 2013-10-21
上传用户：tedo811
Verilog_HDL的基本语法详解（夏宇闻版）:Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： 系统级（system）：用高级语言结构实现设计模块的外部性能的模型。 算法级（algorithm）：用高级语言结构实现设计算法的模型。 RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。 门级（gate-level）：描述逻辑门以及逻辑门之间的连接的模型。 开关级（switch-level）：描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： · 可描述顺序执行或并行执行的程序结构。 · 用延迟表达式或事件表达式来明确地控制过程的启动时间。 · 通过命名的事件来触发其它过程里的激活行为或停止行为。 · 提供了条件、if-else、case、循环程序结构。 · 提供了可带参数且非零延续时间的任务（task）程序结构。 · 提供了可定义新的操作符的函数结构（function）。 · 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 · Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： - 提供了完整的一套组合型原语（primitive）; - 提供了双向通路和电阻器件的原语; - 可建立MOS器件的电荷分享和电荷衰减动态模型。 Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。
标签： Verilog_HDL
上传时间： 2014-12-04
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ISE新建工程及使用IP核步骤详解
上传时间： 2015-01-01
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