本文介绍了DTMF 解码芯片MT8870 的功能和特点，给出了在解码器中与89C51 单片机的接口电路，说明了解码器的工作原理抗干扰措施。关键词：单片机抗干扰 DTMF 解码监控
上传时间： 2013-05-17
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usbdos启动盘(usbdos.rar)制作软件下载
上传时间： 2013-07-21
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该论文的工作主要分为两部分,第一部分是介绍与数字高清晰度电视(HDTV)码流发生器配套的信源解码板的设计与实现.信源解码板是整个码流发生器的重要组成部分,该论文在介绍相关标准MPEG-2和AC-3以及整个码流发生器功能的基础上提出了用ST公司的芯片组实现HDTV信源解码板的设计方案.论文详细分析了各个功能模块的具体设计方法以及实现时应注意的问题.目前该课题已经成功结题,各项技术指标完全符合合作单位的要求.该论文的第二部分主要是进行基于FPGA的显示器测试信号发生器的研究与开发.在对测试信号发生器所需产生的13种测试图案和所要适应的18种显示格式的介绍之后,该论文提出了以FLEX10K50为核心控制芯片的显示器测试信号发生器的设计方案.该论文详细讨论了FPGA设计中各个功能模块的划分和设计实现方法,并介绍了对FLEX10K50进行配置的方法.
上传时间： 2013-04-24
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H.264作为新一代视频编码标准，相比上一代视频编码标准MPEG2，在相同画质下，平均节约64﹪的码流。该标准仅设定了码流的语法结构和解码器结构，实现灵活性极大，其规定了三个档次，每个档次支持一组特定的编码功能，并支持一类特定的应用，因此。H.264的编码器的设计可以根据需求的不同而不同。 H.264虽然具有优异的压缩性能，但是其复杂度却比一般编码器高的多。本文对H.264进行了编码复杂度分析，并统计了整个软件编码中计算量的分布。H.264中采用了率失真优化算法，提高了帧内预测编码的效率。在该算法下进行帧内预测时，为了得到一个宏块的预测模式，需要进行592次率失真代价计算。因此为了降低帧内预测模式选择的计算复杂度，本文改进了帧内预测模式选择算法。实践证明，在PSNR值的损失可以忽略不计的情况下，该算法相比原算法，帧内编码时间平均节约60﹪以上，对编码的实时性有较大帮助。 为了实现实时编码，考虑到FPGA的高效运算速度和使用灵活性，本文还研究了H.264编码器基本档次的FPGA实现。首先研究了H.264编码器硬件实现架构，并对影响编码速度，且具有硬件实现优越性的几个重要部分进行了算法研究和FPGA.实现。本文主要研究了H.264编码器中整数DCT变换、量化、Zig-Zag扫描、CAVLC编码以及反量化、逆整数DCT变换等部分。分别对这些模块进行了综合和时序仿真，并将验证后通过的系统模块下载到Xilinx virtex-Ⅱ Pro的FPGA中，进行了在线测试，验证了该系统对输入的残差数据实时压缩编码的功能。 本文对H.264编码器帧内预测模式选择算法的改进，算法实现简单，对软件编码的实时性有很大帮助。本文对在单片FPGA上实现H.264编码器做出了探索性尝试，这对H.264编码器芯片的设计有着积极的借鉴性。
上传时间： 2013-05-25
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随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
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由于信道中存在干扰,数字信号在信道中传输的过程中会产生误码.为了提高通信质量,保证通信的正确性和可靠性,通常采用差错控制的方法来纠正传输过程中的错误.本文的目的就是研究如何通过差错控制的方法以提高通信质量,保证传输的正确性和可靠性.重点研究一种信道编解码的算法和逻辑电路的实现方法,并在硬件上验证,利用码流传输的测试方法,对设计进行测试.在以上的研究基础之上,横向扩展和课题相关问题的研究,包括FPGA实现和高速硬件电路设计等方面的研究. 纠错码技术是一种通过增加一定的冗余信息来提高信息传输可靠性的有效方法.RS码是一种典型的纠错码,在线性分组码中,它具有最强的纠错能力,既能纠正随机错误,也能纠正突发错误.在深空通信,移动通信以及数字视频广播等系统中具有广泛的应用,随着RS编码和解码算法的改进和相关的硬件实现技术的发展,RS码在实际中的应用也将更加广泛. 在研究中,对所研究的问题进行分解,集中精力研究课题中的重点和难点,在各个模块成功实现的基础上,成功的进行系统组合,协调各个模块稳定的工作. 在本文中的EDA设计中,使用了自顶向下的设计方法,编解码算法每一个子模块分开进行设计,最后在顶层进行元件例化,正确实现了编码和解码的功能. 本文首先介绍相关的数字通信背景；接着提出纠错码的设计方案,介绍RS(31,15)码的编译码算法和逻辑电路的实现方法,RTL代码编写和逻辑仿真以及时序仿真,并讨论了FPGA设计的一般性准则以及高速数字电路设计的一些常用方法和注意事项；最后设计基于FPGA的硬件电路平台,并利用静态和动态的方法对编解码算法进行测试. 通过对编码和解码算法的充分理解,本人使用Verilog HDL语言对算法进行了RTL描述,在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法. 其中,编码的最高工作频率达到158MHz,解码的最高工作频率达到91MHz.在进行硬件调试的时候,整个系统工作在30MHz的时钟频率下,通过了硬件上的静态测试和动态测试,并能够正确实现预期的纠错功能.
上传时间： 2013-07-01
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能将图片（首先在图形处理软件里将它转成BMP单色位图）转成PCB文件格式，放置层可自定义。
上传时间： 2013-07-16
上传用户：leixinzhuo
近年来,随着微电子技术的高速发展,数字图像压缩编码技术的逐渐成熟,实时图象处理在多媒体、HDTV、图像通信等领域有着越来越广泛的应用,图像压缩/解压的IC芯片也已成为多媒体技术的核心,实现这些算法芯片的研究成为信息产业的新热点.该文基于FPGA设计了JPEG图像压缩编解码芯片,通过改进算法优化结构,在合理地利用硬件资源的条件下,有效地挖掘出算法内在的并行性.在JPEG编码器设计中,改进了JEONG的DCT变换算法,采用流水线优化算法解决时间并行性问题,提高了DCT/IDCT模块的运算速度;设计了基于查找表结构的定点乘法器,便于在设计中共享乘法单元,以适应流水线设计的要求;依据Huffman编码表的规律性,采用并行查找表结构,用较少的存储单元完成Huffman编解码的运算,同时也提高了编解码速度.在JPEG解码器设计中,根据Huffman码字本身的特点和JPEG标准,设计了一种Huffman码字分组结构,基于该结构提出分组Huffman查找表及地址编码的设计方法,进而完成了新的快速Huffman解码算法及其模块设计.整个设计及其各个模块都在ALTERA公司的EDA工具QUARTUSII平台上进行了逻辑综合及功能和时序仿真.综合和仿真结果表明,基于FPGA的JPEG图像编解码芯片消耗很少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态,可满足实时JPEG图像编解码的要求.在逻辑设计的基础上,该设计可以进一步作硬件仿真和实验,将源代码烧录进FPGA芯片,作为独立器件或有自主知识产权的JPEG IP模块,应用于可视电话、手机和会议电视等低成本JPEG编解码系统的实现.
上传时间： 2013-05-31
上传用户：yuying4000
MPEG-4是目前非常流行的视频压缩标准,基于MPEG-4的视频处理系统有两种体系结构:可编程结构和专用结构.可编程结构灵活,适用范围广,易于升级,但电路复杂,电路功耗大.专用视频编解码器结构硬件开销小,处理速度高.该文主要研究专用的MPEG-4视频编解码芯片设计方法.目前市场上MPEG-4视频编解码芯片主要是Simple Profile级别的,而我们设计的芯片要实现Advanced Simple Profile级别.该文采用了一种基于大规模FPGA的软硬件相结的芯片设计方案,我们设计了基于FPGA的MPEG-4芯片设计开发平台,完成算法的硬件仿真与测试.论文围绕基于FPGA的MPEG-4芯片开发系统设计,分为两个部分.第一部分介绍了目前国内外实现MPEG-4视频处理系统的主要方法和应用,概述了国际上MPEG-4视频编解码芯片设计的一般方法及其发展趋势,详细描述了我们的基于FPGA的MPEG-4编解码芯片开发系统的结构.第二部分重点讲述了基于FPGA的MPEG-4芯片开发系统各个电路模块的设计,包括电源模块、FPGA配置模块、时钟生成模块、视频输入/输出模块、RS232串口模块、以太网接口模块、USB接口模块等.同时也介绍了I
上传时间： 2013-06-15
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随着计算机和集成电路技术的不断发展,基于EDA技术的芯片设计正在成为电子系统设计的主流.现场可编程门阵列(FPGA)作为一种可编程专用集成电路(ASIC)已经广泛应用于计算机、通信、航空航天等各个领域.一般来讲,FPGA多用于高速通信和高速信号处理领域,以发挥其处理速度快的特点,本文将其应用于一低速低功耗系统——某水下远程遥控接收系统,主要用其在频域来实现水下远程遥控的解码,取得了令人满意的效果.该文主要做了以下几方面的工作.首先,深入研究和分析了在频域实现水下远程遥控解码的原理并进行了遥控指令编码设计;其次,用ALTERA公司的CYCLONE系列FPGA芯片完成了水下远程遥控FPGA解码芯片的设计工作,包括硬件描述语言(VHDL)编码、电路前后仿真、综合和布局布线工作,并对设计的FPGA解码芯片进行了初步的功耗估算:最后设计制作了一块FPGA解码芯片电路验证测试板,并完成了电路调试和测试.实验测试结果表明,用FPGA实现水下远程遥控解码电路的方案是可行的,可以有效地缩小系统体积、提高系统可靠性,在保证系统性能情况下做到更低的功耗,还可以实现在系统配置和编程,使得系统的调试、升级和维护更加灵活方便.
上传时间： 2013-06-03
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