该程序用事件管理器B的定时器4定时时间来触发A/D采样的启动。采样时采用级联模式，一次做16个转换，转换通道分别是0~15。转换完成后，在A/D中断服务子程序中将转换结果读出。该程序做一次A/D采样。
上传时间： 2017-09-25
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在马达控制类应用中，正交编码器可以反馈马达的转子位置及转速信号.TM32F10x系列MCU集成了正交编码器接口，增量编码器可与MCU直接连接而无需外部接口电路。该应用笔记详细介绍了STM32F1Ox与正交编码器的接口，并附有相应的例程，使用户可以很快地掌握其使用方法.1正交编码器原理正交编码器实际上就是光电编码器，分为增量式和绝对式，较其它检测元件有直接输出数字量信号，惯量低，低噪声，高精度，高分辨率，制作简便，成本低等优点。增量式编码器结构简单，制作容易，一般在码盘上刻A.B.Z三道均匀分布的刻线，由于其给出的位置信息是增量式的，当应用于伺服领域时需要初始定位格雷码绝对式编码器一般都做成循环二进制代码，码道道数与二进制位数相同。格富码绝对式编码器可直接输出转子的绝对位置，不需要测定初始位置，但其工艺复杂、成本高，实现高分辨率、高精度较为困难。本文主要针对增量式正交编码器，它产生两个方波信号A和B，它们相差+-90.其符号由转动方向决定。如下图所示：图1：增量式正交编码器输出信号波形2 STM32F10x正交编码器接口详述STM32F10x的所有通用定时器及高级定时器都集成了正交编码器接口，定时器的两个输入TII和TI2直接与增量式正交编码器接口，当定时器设为正交编码器模式时，这两个信号的边沿作为计数器的时钟，而正交编码器的第三个输出（机械零位），可连接外部中断口来触发定时器的计数器复位.
上传时间： 2022-06-18
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H.264/AVC是ITU-T和ISO联合推出的新标准，采用了近几年视频编码方面的先进技术，以较高编码效率和网络友好性成为新一代国际视频编码标准。 本文以实现D1格式的H.264/AVC实时编码器为目标，作者负责系统架构设计，软硬件划分以及部分模块的硬件算法设计与实现。通过对H.264/AVC编码器中主要模块的算法复杂度的评估，算法特点的分析，同时考虑到编码器系统的可伸缩性，可扩展性，本文采用了DSP+FPGA的系统架构。DSP充当核心处理器，而FPGA作为协处理器，针对编码器中最复杂耗时的模块一运动估计模块，设计相应的硬件加速引擎，以提供编码器所需要的实时性能。 H.264/AVC仍基于以前视频编码标准的运动补偿混合编码方案，其中一个主要的不同在于帧间预测采用了可变块尺寸的运动估计，同时运动向量精度提高到1/4像素。更小和更多形状的块分割模式的采用，以及更加精确的亚像素位置的预测，可以改善运动补偿精度，提高图像质量和编码效率，但同时也大大增加了编码器的复杂度，因此需要设计专门的硬件加速引擎。 本文给出了1/4像素精度的运动估计基于FPGA的硬件算法设计与实现，包括整像素搜索，像素插值，亚像素(1/2，1/4)搜索以及多模式选择(支持全部七种块分割模式)。设计中，将多处理器技术和流水线技术相结合，提供高性能的并行计算能力，同时，采用合理的存储器组织结构以提供高数据吞吐量，满足运算的带宽要求，并使编码器具有较好的可伸缩性。最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz，分析数据表明该模块能够满足编码器的实时性要求。
上传时间： 2013-07-24
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H.264视频编解码标准以其高压缩比、高图像质量、良好的网络适应性等优点在数字电视广播、网络视频流媒体传输、视频实时通信等许多方面得到了广泛应用。提高H.264帧内预测的速度，对于实时性要求较高的场合具有重大的意义。为此，论文在总结国内外相关研究的基础上，针对H.264帧内预测的软件实现具有运算量大、实时性差等缺点，提出了一种基于FPGA的高并行、多流水线结构的帧内预测算法的硬件实现。 论文在详细阐述H.264帧内预测编码技术的基础上，分析了17种预测模式算法，通过Matlab仿真建模，直观地给出了预测模式的预测效果，并在JM12.2官方验证平台上测试比较各种预测模式对编码性能的影响，以此为根据对帧内预测模式进行裁剪。接着论文提出了基于FPGA的帧内预测系统的设计方案，将前段采集剑的RGB图像通过色度转换模块转换成YCbCr图像，存入片外SDRAM中，控制模块负责读写数掘送入帧内预测模块进行处理。帧内预测模块中，采用一种并行结构的可配置处理单元，即先求和再移位最后限幅的电路结构，来计算各预测模式下的预测值，极大地减小了预测电路的复杂度。针对预测模式选择算法，论文采用多模式并行运算的方法，即多个结构相同的残差计算模块，同时计算各种预测模式对应的SATD值，充分发挥FPGA高速并行处理的能力。其中Hadamard变换使用行列分离的变换方法，采用蝶形快速变换、流水线设计提高硬件的工作效率。最后，论文设计了LCD显示模块直观地显示所得到的最佳预测模式。 整个帧内预测系统被划分成多个功能模块，采用层次化、模块化的设计思想，并采用流水线结构和乒乓操作来提高系统的并行性、运行速度和总线利用率。所有模块用Verilog语言设计，由Modelsim仿真和集成开发环境ISE9.1综合。仿真与综合结果表明，系统时钟频率最高达到106.7MHz。该设计在完成功能的基础上，能够较好地满足实时性要求。论文对于研究基于FPGA的H.264视频压缩编码系统进行了有益的探索，具有一定的实用价值。
上传时间： 2013-07-21
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测试版H.264编码器：基于TI公司TMS320DM642芯片开发的编码器； 该编码器只适合测试其各种编码功能，不适合产品生产。 该编码器版权归本公司所有，下载该编码器后只能用于测试该编码器的使用说明参考基于<<DSP的Vis264视频编解码器V1.2>>(本网站可下载）
上传时间： 2013-12-16
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并行AVS实时编解码器设计与实现 介绍了一种并行AVS实时编码器的设计，它包括音视频数据输入、音视频编码、传输流系统复用器、输出和控制部分，其 中重点介绍了视频编码器和传输流系统复用器的设计和实现。实验结果证明，实现标清AVS实时编码器是可行的。
上传时间： 2015-11-27
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Alps产品样本 开关,编码器,可变电阻器,连接器 ++
上传时间： 2013-06-02
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Alps产品样本 开关,编码器,可变电阻器,连接器 ++
上传时间： 2013-06-28
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译码器,编码器,数据选择器,电子开关,电源分册
上传时间： 2013-06-11
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专辑类----元器件样本专辑 Alps产品样本-开关,编码器,可变电阻器,连接器-++-131M.rar
上传时间： 2013-06-08
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