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VHDL写一个转换到utopia接口的转换源程序.可以进行utopia接口的仿真试验
VHDL写一个转换到utopia接口的转换源程序.可以进行utopia接口的仿真试验
2017-02-05
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这是序列检测器。串行序列产生是指根据时钟和相应的控制信号
这是序列检测器。串行序列产生是指根据时钟和相应的控制信号，产生稳定的单bit输出信号；监测器指根据相应时钟输入的电平序列，监测该序列中是否存在预设的序列，无论从第几个输入开始，只要存在，总能监测到。监测到予以标示。
2013-12-12
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