PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF
上传时间： 2017-07-24
上传用户：璇珠官人
主要是关于锁相环的环路滤波设计与计算，非常经典的
上传时间： 2017-07-30
上传用户：gaome
锁相环英文版,不错的教材 锁相环英文版,不错的教材
上传时间： 2013-12-20
上传用户：zhliu007
介绍了一种采用N 先于M 环路滤波器的全数字锁相环的设计实现。这种全数字锁 相环采用了N 先于M 环路滤波器，可以达到滤除噪声干扰的目的。文中讲述了这种全数字锁相环的结构和工作原理，提出了各单元电路的设计和实现方法，并给出了关键部件的VHDI 代码，最后用FPGA 予以实现。
上传时间： 2017-08-18
上传用户：love_stanford
模拟锁相环（apll）的一些simulink模型
上传时间： 2017-08-19
上传用户：dreamboy36
锁相环（非科斯塔斯环） 对波动频率进行锁定，并且对信号进行解调。画图7个显示过程及参数
上传时间： 2017-08-19
上传用户：gundamwzc
锁相环（PLL）simulink仿真，加深对PLL的理解
上传时间： 2013-12-21
上传用户：chenlong
二阶锁相环 m 文件，运行有图，应用广泛
上传时间： 2017-08-22
上传用户：weixiao99
全数字锁相环（adpll)的部分源程序代码，是其中最重要的部分。
上传时间： 2017-09-03
上传用户：liansi
To use this function just define a variable say var, var = pnseq(a, b, c) for a, b and c refer to the zip file
标签： var function variable define
上传时间： 2014-01-06
上传用户：zhuoying119
