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模拟锁相环(apll)的一些simulink模型
模拟锁相环(apll)的一些simulink模型
VHDL/FPGA/Verilog
718 K
162 次下载
2017-08-19
资源详细信息
文件格式
RAR
文件大小
718 K
资源分类
VHDL/FPGA/Verilog
上传者
wuseyue
发布时间
2017-08-19 00:50
下载统计
162
次
所需积分
2 积分
模拟锁相环(apll)的一些simulink模型 - 资源详细说明
模拟锁相环(apll)的一些simulink模型
模拟锁相环(apll)的一些simulink模型 - 源码文件列表
本资源包含 15 个源码文件
支持在线预览,点击文件名即可查看
1
pll_d0_fncd.err
查看源码
2
carrier_timing.mdl
查看源码
3
real_world.mat
查看源码
4
vco_phase_noise.mdl
查看源码
5
noise_inv_f.m
查看源码
6
f_inv.mat
查看源码
7
pll_d0_fncd.mdl
查看源码
8
fractional_6.mdl
查看源码
9
pll_d1.mdl
查看源码
10
simple_pll_3.mdl
查看源码
11
fractional_4.mdl
查看源码
12
timing_recovery_1.mdl
查看源码
13
pll_d0_fncd.mat
查看源码
14
f_inv.mat
查看源码
15
pll_d0_fncd_optim.mat
查看源码
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