针对现有自动准同期并网装置与发电机组控制系统分离，采用单独的控制芯片而导致资源浪费的问题，设计了以发电机组控制系统的主控芯片TMS320F2812为核心实现的自动准同期并网模块。该模块节省了硬件资源，通过实验可以方便的实现安全、可靠的并网。详细叙述了该模块的原理和软硬件设计。
上传时间： 2013-11-10
上传用户：sqq
采用DSP处理器TMS320C6416T,基于AES分组密码算法和SPI总线实现IP视频电话加密通信。设计了系统硬件结构，选择了合理的加密算法和加密方式，提出了高效的通信机制和数据格式，分析了软硬件设计关键环节。
上传时间： 2013-10-11
上传用户：yuzhou229843982
介绍了包装机的工作原理及以DSP为处理器的自动包装机控制系统，采用统一建模语言UML建立系统用例图，并根据对用例图的分析建立系统状态模型。通过编程测试，验证了本系统不仅满足了用户需求而且具有较高的可靠性和可维护性。
上传时间： 2013-11-04
上传用户：wmwai1314
对于利用LabVIEW FPGA实现RIO目标平台上的定制硬件的工程师与开发人员，他们可以很容易地利用所推荐的组件设计构建适合其应用的、可复用且可扩展的代码模块。基于已经验证的设计进行代码模块开发，将使现有IP在未来应用中得到更好的复用，也可以使在不同开发人员和内部组织之间进行共享和交换的代码更好服用
上传时间： 2013-11-20
上传用户：lnnn30
QuartusII中利用免费IP核的设计 作者：雷达室 以设计双端口RAM为例说明。 Step1：打开QuartusII，选择File—New Project Wizard，创建新工程，出现图示对话框，点击Next；
上传时间： 2014-12-28
上传用户：fghygef
基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C语言对MC8051 IP Core进行编程，以其作为控制核心，实现系统控制。在FPGA芯片中，利用Verilog HDL语言进行编程，设计了以MC8051 IP Core为核心的控制模块、计数模块、锁存模块和LCD显示模块等几部分，实现了频率的自动测量，测量范围为0.1Hz~50MHz，测量误差0.01%。并实现测频率、周期、占空比等功能。
上传时间： 2013-10-14
上传用户：1214209695
基于FPGA的GPIB接口IP核的研究与设计
上传时间： 2013-11-04
上传用户：bensonlly
ISE新建工程及使用IP核步骤详解
上传时间： 2013-11-18
上传用户：peterli123456
以Altera公司的Quartus Ⅱ 7.2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal Tap II嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核Nios II，构成可编程片上系统（SOPC），利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用 SOPC技术，在一片 FPGA 芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
上传时间： 2013-11-06
上传用户：songkun
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上传时间： 2013-11-15
上传用户：lyy1234
