基于探索 RLC串联电路谐振特性仿真实验技术的目的，采用Multisim10仿真软件对RLC串联电路谐振特性进行了仿真实验测试，给出了几种Multisim仿真实验方案，介绍了谐振频率、上限频率、下限频率及品质因数的测试和计算方法，讨论了电阻大小对品质因数的影响。结论是仿真实验可直观形象地描述RLC串联电路的谐振特性，将电路的硬件实验方式向多元化方式转移，利于培养知识综合、知识应用、知识迁移的能力，使电路分析更加灵活和直观。
上传时间： 2013-10-12
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本文针对传统仪用放大电路的特点，介绍了一种高共模抑制比仪用放大电路，引入共模负反馈，大大提高了通用仪表放大器的共模抑制能力。
上传时间： 2013-11-10
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模拟转换器性能不只依赖分辨率规格 大量的模数转换器(ADC)使人们难以选择最适合某种特定应用的ADC器件。工程师们选择ADC时，通常只注重位数、信噪比(SNR)、谐波性能，但是其它规格也同样重要。本文将介绍ADC器件最易受到忽视的九项规格，并说明它们是如何影响ADC性能的。 1. SNR比分辨率更为重要。 ADC规格中最常见的是所提供的分辨率，其实该规格并不能表明ADC器件的任何能力。但可以用位数n来计算ADC的理论SNR： 不 过工程师也许并不知道，热噪声、时钟抖动、差分非线性(DNL)误差以及其它参数异常都会限制ADC器件的SNR。对于高性能高分辨率转换器尤其如此。一 些数据表提供有效位数(ENOB)规格，它描述了ADC器件所能提供的有效位数。为了计算ADC的ENOB值，应把测量的SNR值放入上述公式，并求解 n。
上传时间： 2014-12-22
上传用户：z240529971
凌力尔特数字系统的线性电路—凌力尔特一直致力服务全球模拟产品用户，满足日益增长的严格模拟产品设计的需求。公司具有超强的创新能力，每年推出的新产品超过200款，该公司产品的应用领域包括电信、蜂窝电话、网络产品、笔记本电脑和台式电脑等等。
上传时间： 2014-12-23
上传用户：haohaoxuexi
课程目标：培养学生设计与实作电子电路的基本能力。 课程内容：电子仪表的认识与使用 电晶体电路 PSPICE电路模拟软体 线性基体电路 二级体电路
上传时间： 2013-10-20
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。 关键词: 时钟分相技术; 应用 中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203 时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的 性能。尤其现代电子系统对性能的越来越高的要求, 迫使我们集中更多的注意力在更高频率、 更高精度的时钟设计上面。但随着系统时钟频率的升高。我们的系统设计将面临一系列的问 题。 1) 时钟的快速电平切换将给电路带来的串扰(Crosstalk) 和其他的噪声。 2) 高速的时钟对电路板的设计提出了更高的要求: 我们应引入传输线(T ransm ission L ine) 模型, 并在信号的匹配上有更多的考虑。 3) 在系统时钟高于100MHz 的情况下, 应使用高速芯片来达到所需的速度, 如ECL 芯 片, 但这种芯片一般功耗很大, 再加上匹配电阻增加的功耗, 使整个系统所需要的电流增大, 发 热量增多, 对系统的稳定性和集成度有不利的影响。 4) 高频时钟相应的电磁辐射(EM I) 比较严重。 所以在高速数字系统设计中对高频时钟信号的处理应格外慎重, 尽量减少电路中高频信 号的成分, 这里介绍一种很好的解决方法, 即利用时钟分相技术, 以低频的时钟实现高频的处 理。 1 时钟分相技术 我们知道, 时钟信号的一个周期按相位来分, 可以分为360°。所谓时钟分相技术, 就是把 时钟周期的多个相位都加以利用, 以达到更高的时间分辨。在通常的设计中, 我们只用到时钟 的上升沿(0 相位) , 如果把时钟的下降沿(180°相位) 也加以利用, 系统的时间分辨能力就可以 提高一倍(如图1a 所示)。同理, 将时钟分为4 个相位(0°、90°、180°和270°) , 系统的时间分辨就 可以提高为原来的4 倍(如图1b 所示)。 以前也有人尝试过用专门的延迟线或逻辑门延时来达到时钟分相的目的。用这种方法产生的相位差不够准确, 而且引起的时间偏移(Skew ) 和抖动 (J itters) 比较大, 无法实现高精度的时间分辨。 近年来半导体技术的发展, 使高质量的分相功能在一 片芯片内实现成为可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能优异的时钟 芯片。这些芯片的出现, 大大促进了时钟分相技术在实际电 路中的应用。我们在这方面作了一些尝试性的工作: 要获得 良好的时间性能, 必须确保分相时钟的Skew 和J itters 都 比较小。因此在我们的设计中, 通常用一个低频、高精度的 晶体作为时钟源, 将这个低频时钟通过一个锁相环(PLL ) , 获得一个较高频率的、比较纯净的时钟, 对这个时钟进行分相, 就可获得高稳定、低抖动的分 相时钟。 这部分电路在实际运用中获得了很好的效果。下面以应用的实例加以说明。2 应用实例 2. 1 应用在接入网中 在通讯系统中, 由于要减少传输 上的硬件开销, 一般以串行模式传输 图3 时钟分为4 个相位 数据, 与其同步的时钟信号并不传输。 但本地接收到数据时, 为了准确地获取 数据, 必须得到数据时钟, 即要获取与数 据同步的时钟信号。在接入网中, 数据传 输的结构如图2 所示。 数据以68MBös 的速率传输, 即每 个bit 占有14. 7ns 的宽度, 在每个数据 帧的开头有一个用于同步检测的头部信息。我们要找到与它同步性好的时钟信号, 一般时间 分辨应该达到1ö4 的时钟周期。即14. 7ö 4≈ 3. 7ns, 这就是说, 系统时钟频率应在300MHz 以 上, 在这种频率下, 我们必须使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型门延迟为340p s) , 如前所述, 这样对整个系统设计带来很多的困扰。 我们在这里使用锁相环和时钟分相技术, 将一个16MHz 晶振作为时钟源, 经过锁相环 89429 升频得到68MHz 的时钟, 再经过分相芯片AMCCS4405 分成4 个相位, 如图3 所示。 我们只要从4 个相位的68MHz 时钟中选择出与数据同步性最好的一个。选择的依据是: 在每个数据帧的头部(HEAD) 都有一个8bit 的KWD (KeyWord) (如图1 所示) , 我们分别用 这4 个相位的时钟去锁存数据, 如果经某个时钟锁存后的数据在这个指定位置最先检测出这 个KWD, 就认为下一相位的时钟与数据的同步性最好(相关)。 根据这个判别原理, 我们设计了图4 所示的时钟分相选择电路。 在板上通过锁相环89429 和分相芯片S4405 获得我们所要的68MHz 4 相时钟: 用这4 个 时钟分别将输入数据进行移位, 将移位的数据与KWD 作比较, 若至少有7bit 符合, 则认为检 出了KWD。将4 路相关器的结果经过优先判选控制逻辑, 即可输出同步性最好的时钟。这里, 我们运用AMCC 公司生产的 S4405 芯片, 对68MHz 的时钟进行了4 分 相, 成功地实现了同步时钟的获取, 这部分 电路目前已实际地应用在某通讯系统的接 入网中。 2. 2 高速数据采集系统中的应用 高速、高精度的模拟- 数字变换 (ADC) 一直是高速数据采集系统的关键部 分。高速的ADC 价格昂贵, 而且系统设计 难度很高。以前就有人考虑使用多个低速 图5 分相技术应用于采集系统 ADC 和时钟分相, 用以替代高速的ADC, 但由 于时钟分相电路产生的相位不准确, 时钟的 J itters 和Skew 比较大(如前述) , 容易产生较 大的孔径晃动(Aperture J itters) , 无法达到很 好的时间分辨。 现在使用时钟分相芯片, 我们可以把分相 技术应用在高速数据采集系统中: 以4 分相后 图6 分相技术提高系统的数据采集率 的80MHz 采样时钟分别作为ADC 的 转换时钟, 对模拟信号进行采样, 如图5 所示。 在每一采集通道中, 输入信号经过 缓冲、调理, 送入ADC 进行模数转换, 采集到的数据写入存储器(M EM )。各个 采集通道采集的是同一信号, 不过采样 点依次相差90°相位。通过存储器中的数 据重组, 可以使系统时钟为80MHz 的采 集系统达到320MHz 数据采集率(如图6 所示)。 3 总结 灵活地运用时钟分相技术, 可以有效地用低频时钟实现相当于高频时钟的时间性能, 并 避免了高速数字电路设计中一些问题, 降低了系统设计的难度。
上传时间： 2013-12-17
上传用户：xg262122
磁珠由氧磁体组成，电感由磁心和线圈组成，磁珠把交流信号转化为热能，电感把交流存储起来，缓慢的释放出去。 磁珠对高频信号才有较大阻碍作用，一般规格有100欧/100mMHZ ,它在低频时电阻比电感小得多。电感的等效电阻可有Z=2X3.14xf 来求得。 铁氧体磁珠 (Ferrite Bead) 是目前应用发展很快的一种抗干扰元件，廉价、易用，滤除高频噪声效果显著。 在电路中只要导线穿过它即可（我用的都是象普通电阻模样的，导线已穿过并胶合，也有表面贴装的形式，但很少见到卖的）。当导线中电流穿过时，铁氧体对低频电流几乎没有什么阻抗，而对较高频率的电流会产生较大衰减作用。高频电流在其中以热量形式散发，其等效电路为一个电感和一个电阻串联，两个元件的值都与磁珠的长度成比例。 磁珠种类很多，制造商应提供技术指标说明，特别是磁珠的阻抗与频率关系的曲线。 有的磁珠上有多个孔洞，用导线穿过可增加元件阻抗（穿过磁珠次数的平方），不过在高频时所增加的抑制噪声能力不可能如预期的多，而用多串联几个磁珠的办法会好些。 铁氧体是磁性材料，会因通过电流过大而产生磁饱和，导磁率急剧下降。大电流滤波应采用结构上专门设计的磁珠，还要注意其散热措施。 铁氧体磁珠不仅可用于电源电路中滤除高频噪声（可用于直流和交流输出），还可广泛应用于其他电路，其体积可以做得很小。特别是在数字电路中，由于脉冲信号含有频率很高的高次谐波，也是电路高频辐射的主要根源，所以可在这种场合发挥磁珠的作用。 铁氧体磁珠还广泛应用于信号电缆的噪声滤除。 以常用于电源滤波的HH-1H3216-500为例，其型号各字段含义依次为：HH 是其一个系列，主要用于电源滤波，用于信号线是HB系列；1 表示一个元件封装了一个磁珠，若为4则是并排封装四个的；H 表示组成物质，H、C、M为中频应用（50－200MHz），T低频应用（<50MHz），S高频应用（>200MHz）；3216 封装尺寸，长3.2mm，宽1.6mm，即1206封装；500 阻抗（一般为100MHz时），50 ohm。 其产品参数主要有三项：阻抗[Z]@100MHz (ohm) : Typical 50, Minimum 37;直流电阻DC Resistance (m ohm): Maximum 20;额定电流Rated Current (mA): 2500. 磁珠有很高的电阻率和磁导率， 他等效于电阻和电感串联， 但电阻值和电感值都随频率变化。 他比普通的电感有更好的高频滤波特性，在高频时呈现阻性，所以能在相当宽的频率范围内保持较高的阻抗，从而提高调频滤波效果。 磁珠主要用于高频隔离，抑制差模噪声等。
标签： 电感
上传时间： 2013-11-05
上传用户：猫爱薛定谔
模拟集成电路的设计与其说是一门技术，还不如说是一门艺术。它比数字集成电路设计需要更严格的分析和更丰富的直觉。严谨坚实的理论无疑是严格分析能力的基石，而设计者的实践经验无疑是诞生丰富直觉的源泉。这也正足初学者对学习模拟集成电路设计感到困惑并难以驾驭的根本原因。.美国加州大学洛杉机分校(UCLA)Razavi教授凭借着他在美国多所著名大学执教多年的丰富教学经验和在世界知名顶级公司(AT&T，Bell Lab，HP)卓著的研究经历为我们提供了这本优秀的教材。本书自2000午出版以来得到了国内外读者的好评和青睐，被许多国际知名大学选为教科书。同时，由于原著者在世界知名顶级公司的丰富研究经历，使本书也非常适合作为CMOS模拟集成电路设计或相关领域的研究人员和工程技术人员的参考书。... 本书介绍模拟CMOS集成电路的分析与设计。从直观和严密的角度阐述了各种模拟电路的基本原理和概念，同时还阐述了在SOC中模拟电路设计遇到的新问题及电路技术的新发展。本书由浅入深，理论与实际结合，提供了大量现代工业中的设计实例。全书共18章。前10章介绍各种基本模块和运放及其频率响应和噪声。第11章至第13章介绍带隙基准、开关电容电路以及电路的非线性和失配的影响，第14、15章介绍振荡器和锁相环。第16章至18章介绍MOS器件的高阶效应及其模型、CMOS制造工艺和混合信号电路的版图与封装。 1 Introduction to Analog Design 2 Basic MOS Device Physics 3 Single-Stage Amplifiers 4 Differential Amplifiers 5 Passive and Active Current Mirrors 6 Frequency Response of Amplifiers 7 Noise 8 Feedback 9 Operational Amplifiers 10 Stability and Frequency Compensation 11 Bandgap References 12 Introduction to Switched-Capacitor Circuits 13 Nonlinearity and Mismatch 14 Oscillators 15 Phase-Locked Loops 16 Short-Channel Effects and Device Models 17 CMOS Processing Technology 18 Layout and Packaging
上传时间： 2014-12-23
上传用户：杜莹12345
中兴通讯硬件一部巨作－信号完整性 近年来，通讯技术、计算机技术的发展越来越快，高速数字电路在设计中的运用越来 越多，数字接入设备的交换能力已从百兆、千兆发展到几十千兆。高速数字电路设计对信 号完整性技术的需求越来越迫切。 在中、 大规模电子系统的设计中， 系统地综合运用信号完整性技术可以带来很多好处， 如缩短研发周期、降低产品成本、降低研发成本、提高产品性能、提高产品可靠性。 数字电路在具有逻辑电路功能的同时，也具有丰富的模拟特性，电路设计工程师需要 通过精确测定、或估算各种噪声的幅度及其时域变化，将电路抗干扰能力精确分配给各种 噪声，经过精心设计和权衡，控制总噪声不超过电路的抗干扰能力，保证产品性能的可靠 实现。 为了满足中兴上研一所的科研需要， 我们在去年和今年关于信号完整性技术合作的基 础上，克服时间紧、任务重的困难，编写了这份硬件设计培训系列教材的“信号完整性” 部分。由于我们的经验和知识所限，这部分教材肯定有不完善之处，欢迎广大读者和专家 批评指正。 本教材的对象是所内硬件设计工程师， 针对我所的实际情况， 选编了第一章——导论、 第二章——数字电路工作原理、第三章——传输线理论、第四章——直流供电系统设计， 相信会给大家带来益处。同时，也希望通过我们的不懈努力能消除大家在信号完整性方面 的烦脑。 在编写本教材的过程中，得到了沙国海、张亚东、沈煜、何广敏、钟建兔、刘辉、曹 俊等的指导和帮助，尤其在审稿时提出了很多建设性的意见，在此一并致谢！
上传时间： 2013-11-15
上传用户：大三三
The Circuit Designer’s Companion Second edition Tim Williams
标签： Designers Companion Circuit PCB
上传时间： 2013-11-04
上传用户：fredguo
