stc12c5a60s2系列仿真器使用说明书
上传时间： 2013-06-28
上传用户：徐孺
基于Multisim的计算机组成原理实验仿真.pdf
上传时间： 2013-05-17
上传用户：6546544
实现了三相异步电机的svpwm的仿真，效果很好，自己调通并使用
上传时间： 2013-07-08
上传用户：1427796291
ADC0808的数字电压表C语言-仿真实例
上传时间： 2013-04-24
上传用户：ljt101007
MATLAB仿真通信PSK误码分析，主要用来测试SNR从0到10时的系统性能-MATLAB simulation PSK communication error analysis
上传时间： 2013-04-24
上传用户：924484786
三相异步电动机的Matlab仿真，在Simulink中搭建了异步电动机模型
上传时间： 2013-08-03
上传用户：坏天使kk
本文主要介绍了基于FPGA的无线信道盲均衡器的设计与实现,在算法上选择了比较成熟的DDLMS和CMA相结合的算法,结构上采用四路正交FIR滤波器模型.在设计的过程中我们采取了用MATLAB进行算法仿真,VerilogHDL语言进行FPGA设计的策略.在硬件描述语言的设计流程中,信道盲均衡器运用了Top-Down的模块化设计方法,大大缩短了设计周期,提高了系统的稳定性和可扩展性.测试结果表明均衡器所有的性能指标均达到预定目标,且工作性能良好,均衡效果较为理想,能够满足指标要求.本课题所设计和实现的信道盲均衡器,为FPGA芯片设计技术做了有益的探索性尝试,对今后无线通信系统中的单芯片可编程系统(SOPC)的设计运用有着积极的借鉴意义.
上传时间： 2013-05-28
上传用户：huyiming139
随着通信技术和计算机技术的发展，多媒体的应用与服务越来越广泛，视频压缩编码技术也随之成为非常重要的研究领域。运动估计是视频压缩编码中的一项关键技术。由于视频编码系统的复杂性主要取决于运动估计算法，因此如何找到一种可靠、快速、性能优良的运动估计算法一直是视频压缩编码的研究热点。运动估计在视频编码器中承担的运算量最大、控制最为复杂，由于对视频编码的实时性要求，因此运动估计模块一般都采用硬件来设计。 本文的目的是在FPGA芯片上设计实现一种更优的易于硬件实现的块匹配运动估计算法——二步搜索算法。全文首先讨论了块匹配运动估计理论及其主要技术指标，介绍了运动估计技术在MPEG-4中的应用，然后在对典型的运动估计算法进行分析比较的基础上讨论了一种性能和硬件实现难易度综合指数较高的二步搜索算法。本文对已有的用于全搜索算法实现的VLSI结构进行了改进，设计了符合二步搜索算法要求的FPGA实现结构，并在对其理论分析之后，对实现该算法的运动估计模块进行了功能模块的划分，并运用VerilogHDL硬件描述语言、ISE及Modelsim开发工具在Spartan-IIEXC2S300eFPGA芯片上完成了对各功能模块的设计、实现与时序仿真。最后，对整个运动估计模块进行了仿真测试，给出了其在FPGA上搭建实现后的时序仿真波形图与占用硬件资源情况，通过对时序仿真结果可知本文设计的各功能模块工作正常，并且能够协同工作，整个运动估计模块能够正确的实现二步搜索运动估计算法，并输出正确的运动估计结果；通过对占用硬件资源及时钟频率情况的分析验证了本文设计的二步搜索运动估计算法的FPGA实现结构具备先进性和实时可实现性。
上传时间： 2013-05-27
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proteus仿真交通灯 十字路口交通灯 并设有定时时间
上传时间： 2013-07-17
上传用户：tuilp1a
H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-04
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