MPEG-4是目前非常流行的视频压缩标准,基于MPEG-4的视频处理系统有两种体系结构:可编程结构和专用结构.可编程结构灵活,适用范围广,易于升级,但电路复杂,电路功耗大.专用视频编解码器结构硬件开销小,处理速度高.该文主要研究专用的MPEG-4视频编解码芯片设计方法.目前市场上MPEG-4视频编解码芯片主要是Simple Profile级别的,而我们设计的芯片要实现Advanced Simple Profile级别.该文采用了一种基于大规模FPGA的软硬件相结的芯片设计方案,我们设计了基于FPGA的MPEG-4芯片设计开发平台,完成算法的硬件仿真与测试.论文围绕基于FPGA的MPEG-4芯片开发系统设计,分为两个部分.第一部分介绍了目前国内外实现MPEG-4视频处理系统的主要方法和应用,概述了国际上MPEG-4视频编解码芯片设计的一般方法及其发展趋势,详细描述了我们的基于FPGA的MPEG-4编解码芯片开发系统的结构.第二部分重点讲述了基于FPGA的MPEG-4芯片开发系统各个电路模块的设计,包括电源模块、FPGA配置模块、时钟生成模块、视频输入/输出模块、RS232串口模块、以太网接口模块、USB接口模块等.同时也介绍了I
上传时间： 2013-06-15
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RS(Reed-Solomon)码是差错控制领域中一类重要的线性分组码，由于其出众的纠错能力，被广泛地应用于各种差错控制系统中，以满足对数据传输通道可靠性的要求。 本文主要研究RS码的编译码方法以及基于FPGA(Field Programmable Gate Array)的RS码的实现方法。对所设计的编码译码器的主要性能指标进行了仿真及实际功能测试，并给出了时序仿真波形图和实际测试的结果。最后对于RS软判决译码器的实现进行试探性的研究。 本文的主要工作有：1)采用现场可编程门阵列(FPGA)实现了 RS 码的编码和译码；2)采用更高效的RiBM算法，不仅减少了逻辑单元(Logic Element)的使用量，而且速度上也得到提高；3)用 VHDL 语言实现RS编码译码，包括伽罗华(Galoias)域内的乘法除法器的设计，伴随式求解电路，关键方程求解电路等；4)对于钱搜索电路的实现进行了改进；5)硬件上用ALrERA公司Cyclone系列的。EP1C20F324C8芯片加以实现。
上传时间： 2013-04-24
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在信道编码的发展进程中，编码研究人员一直致力于追寻性能尽可能的接近Shannon极限，且译码复杂度较低的信道编码方案。1993年Berrou等提出了Turbo码，这种码在接近香农极限的低信噪比下仍能够获得较低的误码率，它的出现在编码界引起了广泛的关注，并成为编码研究领域最新的发展方向之一。但Turbo码也有其缺点，由于交织器的存在，致使译码复杂度高，译码时延长且因为低码重码字，存在错误平台现象。在Turbo码的基础上，1994年，Pyndiah等提出了Turbo乘积码，Turbo乘积码继承了Turbo码的优点，又因为Turbo乘积码的构造采用了线性分组码，所以译码方法比Turbo码简单。Turbo乘积码近年来开始被广泛到应用到各种通信场合，大有取代传统的卷积码之势。 本文首先围绕Turbo乘积码的编译码原理，阐述了涉及到的基础知识；又据Turbo乘积码目前的应用状况，回顾了Turbo码的发展历史；其次，根据Turbo乘积码的构造原理，探讨了构造的方法，交织类型，子码的选择及子码的性能；再次，研究了Turbo乘积码的概率译码，基于外信息的迭代算法，研究了Chase的译码算法；最后通过软件仿真实现了该迭代译码算法，得到的结果达到了通信接收的要求。 本文还初步的阐述了Turbo乘积码硬件实现系统的设计方案。据实际工作中碰到的非标准信号，给出了整体模块设计图，及相应模块的功能和模块问连接的各种参数。并实现了模态下的同步搜索和去除相位模糊功能。最后根据研究中碰到的各种问题，提出了下一步工作建议和研究方向。
上传时间： 2013-07-02
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数字信息在有噪声的信道中传输时，受到噪声的影响，误码总是不可避免的。根据香农信息理论，只要使Es/N0足够大，就可以达到任意小的误码率。采用差错控制编码，即信道编码技术，可以在一定的Es/N0条件下有效地降低误码率。按照对信息元处理方式不同，信道编码分为分组码与卷积码两类。卷积码的k0和n0较小，实现最佳译码与准最佳译码更加容易。卷积码运用广泛，被ITU选入第三代移动通信系统，作为包括WCDMA，CDMA2000和TD-SCDMA在内的信道编码的标准方案。 本文研究了CDMA2000业务通道中的帧结构，对CDMA2000系统中的卷积码特性及维特比译码的性能限进行了分析，并基于MATLAB平台做了相应的译码性能仿真。我们设计了一种可用于CDMA2000通信系统的通用、高速维特比译码器。该译码器在设计上具有以下创新之处：(1)采用通用码表结构，支持可变码率；帧控制模块和频率控制器模块的设计中采用计数器、定时器等器件实现了可变帧长、可变数据速率的数据帧处理方式。(2)结合流水线结构思想，利用四个ACS模块并行运行，加快数据处理速度；在ACS模块中，将路径度量值存贮器的存储结构进行优化，防止数据读写的阻塞，缩短存储器读写时间，使译码器的处理速度更快。(3)为了防止路径度量值和幸存路径长度的溢出，提出了保护处理策略。我们还将设计结果在APEXEP20K30E芯片上进行了硬件实现。该译码器芯片具有可变的码率和帧长处理能力，可以运行于40MHZ系统时钟下，内部最高译码速度可达625kbps。本文所提出的维特比译码器硬件结构具有很强的通用性和高速性，可以方便地应用于CDMA2000移动通信系统。
上传时间： 2013-06-24
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本文研制的数据采集器，用于采集导弹过载模拟试车台的各种参数,来评价导弹在飞行过程中的性能，由于试车台是高速旋转体，其工作环境恶劣，受电磁干扰大，而且设备要求高，如果遇到设备故障或设备事故，其损失相当巨大，保证设备的安全性和可靠性较为困难。 本文在分析数字通信技术的基础上，选用了基于现场可编程逻辑阵列(FPGA)采用脉冲编码调制(PCM)通信实现多路数据采集器的设计，其优点是FPGA技术在数据采集器中可以进行模块化设计，增加了系统的抗干扰性、灵活性和适应性，并且可以将整个PCM通信系统设计成可编程序系统，用户只要稍加变更程序，则系统的被测路数、帧结构、码速率、标度等均可改变以适应任何场合。并且采用合理的纠错和加密编码能够实现数据在传输工程中的完整性和安全性。 通过对PCM通信的特点研究，研制了一套集采集与传输的系统。文章给出了各个模块的具体建模与设计，系统采用的是FPGA技术来实现数据采集和信号处理，采用VHDL实现了数字复接器和分接器、编解码器、调制与解调模块的建模与设计。采用基于NiosII实现串口通讯，构建了实时性和准确性通信网络，实现了数据的采集。 测试数据和数据采集的实验结果证明，采用FPGA技术实现PCM信号的编码、传输、解码，能够有较强的抗干扰性、抗噪声性能好、差错可控、易加密、易与现代技术结合，并且误码率较低，要远远优于传统的方法。
上传时间： 2013-04-24
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本课题对DQPSK调制解调技术的FPGA实现进行了比较全面的研究，利用DQPSK调制技术实现了码速200Kbps的调制器。调制载频3.2MHz、带宽180KHz、带外抑制大于45dB，调制器设计达到预定要求。解调器硬件完成，软件未全部实现，但完成了CIC滤波器、载波跟踪环、位定时同步、并串转换等几个关键模块的设计。对解调器做了实验测试，验证了相关模块设计的正确性，解调器中重要的载波同步功能已能实现。 在本文中，主要介绍了DQPSK调制解调技术的FPGA实现。着重对差分编解码、成形滤波器、Costas载波跟踪环以及CIC滤波器进行了详细叙述，对硬件设计则做了简要的说明，给出了主要电路图和实物图。 在重要设计环节上，文中进行了比较细致的Matlab仿真及System View仿真，并给出了相关分析与说明。最后，采用VHDL 硬件描述语言对系统进行了设计与实现。文中对位定时同步以及CIC滤波器的可变速设计做了创新与改进。
上传时间： 2013-05-22
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LDPC(低密度奇偶校验码)编码是提高通信质量和数据传输速率的关键技术。LDPC码应用于实际通信系统是本课题的研究重点。实际通信要求在LDPC码长尽量短、码率尽量高及硬件可实现的前提下，结合连续相位MSK调制，满足归一化信噪比SNR=2dB时，系统误码率低于10-4。根据课题背景，本文主要研究基于FPGA的LDPC编码器设计与实现。 LDPC码的编码复杂度往往与其帧长的平方成正比，编码复杂度大，成为编码硬件实现的一个障碍；论文针对实际系统的预期指标，通过对多种矩阵构造算法的预选方案及影响LDPC码性能参数仿真分析，基于1/2码率，1024和2048两种帧长，设计了三种编码器的备选方案，分别为直接下三角编码器，串行准循环编码器和二阶准循环编码器。 对于每种编码器，分别设计了其整体结构，并对每种编码器的功能模块进行深入研究，设计完成后利用第3方软件MODELSIM对编码器进行了时序仿真；根据时序仿真结果和综合报告对三种编码方案进行比较，最终选择串行准循环编码器作为硬件实现的编码方案。 最后，在FPGA中硬件实现了串行准循环编码器并对其进行测试，利用MATLAB仿真程序和串口通信工具最终验证了这种编码器的正确性和硬件可实现性。
上传时间： 2013-08-02
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LDPC码以其接近Shannon极限的优异性能在编码界引起了轰动，成为研究的热点。随着研究的不断深入和技术的发展，目前，LDPC码已经被多个通信系统定为信道编码方案，并被应用到第二代数字视频广播卫星(DVB—S2)通信系统中。由于LDPC码译码过程中所涉及的数据量庞大，译码时序控制复杂，如何实现LDPC码译码器成为了人们研究的重点。 论文以基于FPGA实现LDPC码译码器为研究目标，主要对译码算法选择、译码数据量化、定点数据表示方式、译码算法关键运算单元的FPGA设计和译码的时序控制进行了深入研究。首先分析了LDPC码的基本译码原理和常用译码算法。然后重点分析了BP算法、Log-BP算法、最小和算法和归一化最小和算法，并对四种译码算法的纠错性能和译码复杂度进行比较论证，选出适合硬件实现的译码方案。结合通信系统，对译码算法进行仿真分析，确定了译码算法的各个参数值和译码量化方案。 在系统仿真分析论证的基础之上，以归一化最小和译码算法为理论方案，利用硬件描述语言编写译码功能模块，并基于FPGA实现了固定译码长度的LDPC码译码器，利用MATLAB和Modelsim分别对译码器进行了功能验证和时序验证，最后模拟通信系统完成了译码器的硬件测试。
上传时间： 2013-04-24
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1993年，Turbo码的提出，以其接近Shannon极限的优异的性能在编码界引起了轰动，并成为研究的热点。随着研究的不断深入和技术的发展，目前，Turbo码已经应用到很多实际通信系统中。同时，如何实现Turbo码编译码器成为了人们研究的重点。 论文以基于FPGA实现Turbo码编译码器为研究目标，首先分析了Turbo码的基本编译码原理和3GPP标准的Turbo码编码结构。然后分析了MAP译码算法，Log-MAP译码算法和Max-Log-MAP译码算法，接着仔细分析了对系统性能影响的各个参数并逐一进行选择，最后对各个选择的系统进行仿真，对仿真的结果进行比较论证，确定满足系统性能要求的各个参数。 论文在系统仿真分析论证的基础之上，进行了Turbo码编码器的设计实现和硬件测试，选择Max-Log-MAP译码算法进行了Turbo码译码器的FPGA设计实现和硬件测试。最后完成整个通信系统的搭建和调试。主要针对FPGA实现的数据量化、定点数据表示方式、Max-Log-MAP算法子译码器关键运算单元的FPGA设计和译码的时序控制进行了深入研究，完成了固定译码长度的Turbo码译码器的FPGA设计实现，并利用ModelSim和MATLAB分别对译码器进行了时序功能验证和FPGA定点仿真测试。
上传时间： 2013-05-30
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低密度校验码（LDPC，Low Density Parity Check Code）是一种性能接近香农极限的信道编码，已被广泛地采用到各种无线通信领域标准中，包括我国的数字电视地面传输标准、欧洲第二代卫星数字视频广播标准（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至将来4G通信系统中的核心技术之一。 当今LDPC码构造的主流方向有两个，分别是结合准循环（QC，Quasi Cyclic）移位结构的单次扩展构造和类似重复累积（RA，Repeat Accumulate）码构造。相应地，主要的LDPC码编码算法有基于生成矩阵的算法和基于迭代译码的算法。基于生成矩阵的编码算法吞吐量高，但是需要较多的寄存器和ROM资源；基于迭代译码的编码算法实现简单，但是吞吐量不高，且不容易构造高性能的好码。 本文在研究了上述几种码构造和编码算法之后，结合编译码器综合实现的复杂度考虑，提出了一种切实可行的基于二次扩展（Dex，Duplex Expansion）的QC-LDPC码构造方法，以实现高吞吐量的LDPC码收发端；并且充分利用该类码校验矩阵准循环移位结构的特点，结合RU算法，提出了一种新编码器的设计方案。 基于二次扩展的QC-LDPC码构造方法，是通过对母矩阵先后进行乱序扩展（Pex，Permutation Expansion）和循环移位扩展（CSEx，Cyclic Shift Expansion）实现的。在此基础上，为了实现可变码长、可变码率，一般编译码器需同时支持多个乱序扩展和循环移位扩展的扩展因子。本文所述二次扩展构造方法的特点在于，固定循环移位扩展的扩展因子大小不变，支持多个乱序扩展的扩展因子，使得译码器结构得以精简；构造得到的码字具有近似规则码的结构，便于硬件实现；（伪）随机生成的循环移位系数能够提高码字的误码性能，是对硬件实现和误码性能的一种折中。 新编码器在很大程度上考虑了资源的复用，使得实现复杂度近似与码长成正比。考虑到吞吐量的要求，新编码器结构完全抛弃了RU算法中串行的前向替换（FS，Forward Substitution）模块，同时简化了流水线结构，由原先RU算法的6级降低为4级；为了缩短编码延时，设计时安排每一级流水线计算所需的时钟数大致相同。 这种码字构造和编码联合设计方案具有以下优势：相比RU算法，新方案对可变码长、可变码率的支持更灵活，吞吐量也更大；相比基于生成矩阵的编码算法，新方案节省了50％以上的寄存器和ROM资源，单位资源下的吞吐量更大；相比类似重复累积码结构的基于迭代译码的编码算法，新方案使高性能LDPC码的构造更为方便。以上结果都在Xilinx Virtex II pro 70 FPGA上得到验证。 通过在实验板上实测表明，上述基于二次扩展的QC-LDPC码构造和相应的编码方案能够实现高吞吐量LDPC码收发端，在实际应用中具有很高的价值。 目前，LDPC码正向着非规则、自适应、信源信道及调制联合编码方向发展。跨层联合编码的构造方法，及其对应的编码算法，也必将成为信道编码理论未来的研究重点。
上传时间： 2013-07-26
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