xr872规格书.XR872芯片是一个高度集成的单处理器，具有ARM Cortex-M4F MCU，低功耗802.11b/g/n WLAN子系统，带有ADC和DAC的音频编解码器，图像编码器和电源管理单元（PMU）。它专为物联网、轻型人工智能产品类别中的智能设备而设计。
上传时间： 2022-06-22
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CPU:MSP430系列单片机的CPU和通用微处理器基本相同，只是在设计上采用了面向控制的结构和指令系统。MSP430的内核CPU结构是按照精简指令集和高透明的宗旨而设计的，使用的指令有硬件执行的内核指令和基于现有硬件结构的仿真指令。这样可以提高指令执行速度和效率，增强了MSP430的实时处理能力。存储器：存储程序、数据以及外围模块的运行控制信息。有程序存储器和数据存储器。对程序存储器访问总是以字形式取得代码，而对数据可以用字或字节方式访问。其中MSP430各系列单片机的程序存储器有ROM、OTP、EPROM和FLASH型。外围模块：经过MAB、MDB、中断服务及请求线与CPU相连。MSP430不同系列产品所包含外围模块的种类及数目可能不同。它们分别是以下一些外围模块的组合：时钟模块、看门狗、定时器A、定时器B、比较器A、串口0、1、硬件乘法器、液晶驱动器、模数转换、数模转换、端口、基本定时器、DMA控制器等。
上传时间： 2022-07-28
上传用户：slq1234567890
在protel99se环境下设计的基于VS1003B和avr单片机的MP3解码器电路原理图和PCB图
上传时间： 2013-06-23
上传用户：anpa
在实际工作现场,常常需要在一个非常恶劣的环境中进行通话,随着CAN总线在工业生产的应用越来越广泛,想到了把CAN总线应用于电话通信上来.CAN总线具有极高的总线利用率,这有可能使得我们只需要用两根CAN总线,就可以把需要通话的节点电话连接起来,从而实现语音通信. 本文主要论述了基于CAN总线的多节点语音通信系统设计.该系统使用MC14LC5480作为语音采集编解码器,AT90CAN128作为处理器,使用处理器自带的CAN模块实现多个CAN节点间的通信,最终达到实现多节点间语音通信的功能. 本文的前半部分介绍了CAN总线技术和语音信号的数字处理技术,评价了用CAN总线传输语音信号的优点.本文后半部分详细介绍了该系统的硬件结构和软件设计,通过分析系统所涉及的芯片对该系统的各个功能模块做了详细的说明,包括语音编解码电路,语音数字信号处理电路,CAN总线传输电路等.通过该系统,能够实现在实验室条件下多个CAN节点间的语音通信.
上传时间： 2013-04-24
上传用户：mingaili888
高性能ADC产品的出现，给混合信号测试领域带来前所未有的挑战。并行ADC测试方案实现了多个ADC测试过程的并行化和实时化，减少了单个ADC的平均测试时间，从而降低ADC测试成本。 本文实现了基于FPGA的ADC并行测试方法。在阅读相关文献的基础上，总结了常用ADC参数测试方法和测试流程。使用FPGA实现时域参数评估算法和频域参数评估算法，并对2个ADC在不同样本数条件下进行并行测试。 通过在FPGA内部实现ADC测试时域算法和频域算法相结合的方法来搭建测试系统，完成音频编解码器WM8731L的控制模式接口、音频数据接口、ADC测试时域算法和频域算法的FPGA实现。整个测试系统使用Angilent 33220A任意信号发生器提供模拟激励信号，共用一个FPGA内部实现的采样时钟控制模块。并行测试系统将WM8731.L片内的两个独立ADC的串行输出数据分流成左右两通道，并对其进行串并转换。然后对左右两个通道分别配置一个FFT算法模块和时域算法模块，并行地实现了ADC参数的评估算法。 在样本数分别为128和4096的实验条件下，对WM8731L片内2个被测.ADC并行地进行参数评估，被测参数包括增益GAIN、偏移量OFFSET、信噪比SNR、信号与噪声谐波失真比SINAD、总谐波失真THD等5个常用参数。实验结果表明，通过在FPGA内配置2个独立的参数计算模块，可并行地实现对2个相同ADC的参数评估，减小单个ADC的平均测试时间。 FPGA片内实时评估算法的实现节省了测试样本传输至自动测试机PC端的时间。而且只需将HDL代码多次复制，就可实现多个被测ADC在同一时刻并行地被评估，配置灵活。基于FPGA的ADC并行测试方法易于实现，具有可行性，但由于噪声的影响，测试精度有待进一步提高。该方法可用于自动测试机的混合信号选项卡或测试子系统。 关键词：ADC测试；并行；参数评估；FPGA；FFT
上传时间： 2013-07-11
上传用户：tdyoung
随着我国国民经济的高速发展，国内高速公路、城市道路、停车场建设越来越多，对交通控制、安全管理的要求也日益提高，智能交通系统( IntelligentTransportation Systems，简称ITS)已成为当前交通管理发展的主要方向，而车牌识别系统(License Plate Recognition System，简称LPRS)技术作为智能交通系统的核心，起着举足轻重的作用，可以被广泛地应用于高速公路自动收费(ElectronicToll Collection，简称ETC)、停车场安全管理、被盗车辆的追踪、车流统计等。 目前，车牌识别系统大多都是基于PC平台的，其优势是实现容易，但是成本高、实时性不强、稳定性不高等缺点使其不能广泛推广。为了克服以上的缺点，且满足识别速度和识别率的要求，本文在原有车牌识别硬件系统设计的基础上做了一定的改进(原系统在图像采集、接口通信、系统稳定、脱机工作等方面存在一定问题)，与团队成员一起设计出了新的车牌识别硬件系统，采用单DSP+FPGA和双DSP+FPGA双板子的方式来共同实现(本人负责单DSP+FPGA的原理图和PCB绘制，另一成员负责双DSP+FPGA的原理图和PCB绘制)。 本文所涉及的该车牌硬件系统，主要工作由以下几个部分组成： 1.团队共同完成了新车牌识别系统的硬件设计，采用两个板子实现。其中，本人负责单DSP+FPGA板子绘制。 2.团队一起完成了整个系统的硬件电路调试。主要分为如下模块进行调试：电源，DSP，FPGA，SAA7113H视频解码器，LCD液晶显示和UART接口等。 3.负责完成了整个系统的DSP应用程序设计。采用DSP/BIOS操作系统来构建系统的框架，添加了多个任务对象进行管理系统的调度；用CSL编写了DSP上的底层驱动：完成了车牌识别算法在DSP上的移植与优化。 4.参与完成了部分FPGA程序的开发，主要包括图像采集、存储、传输几个模块等。 最终，本系统实现了高效、快速的车牌识别，各模块工作稳定，能脱机实现图像采集、传输、识别、结果输出和显示为一体化的功能；为以后进行高性能的车牌识别算法开发提供了一个很好的硬件平台。
上传时间： 2013-04-24
上传用户：slforest
简单介绍红外遥控接收系统原理，给出用8051作遥控接收系统解码器的一种巧妙实现方法，以及完整的51 汇编程序代码。包括解码系统配置及接口、软件设计要点及中断服务程序。
上传时间： 2013-07-15
上传用户：晴天666
本文首先分析了国内外微型飞行器（MAV）研究现状、发展趋势和存在的困难，接着阐述了MAV的系统结构，针对已有的MAV平台，设计了MAV自主飞行控制系统的总体方案，选择ARM作为中央处理器，从电源模块设计、存储器模块设计、与各传感器的接口设计等入手，实现了系统的硬件设计，并分析了硬件设计所采取的抗干扰措施。 在系统软件设计方面，本文选用嵌入式Linux操作系统作为软件开发环境，分析了操作系统的组成和启动流程。在此基础上，针对本文所设计的硬件系统，编制了专用的引导程序，重新编译了内核，完成了ARMLinux在硬件平台上的移植。接着详细分析了字符设备，编写了各个模块的驱动程序，并描述了应用程序的开发模式。 最后本文讨论了MAV系统中MPEG4视频数据压缩的关键技术，分析了ARM的硬件编解码器的结构和实现过程，重点研究了遥测数据和压缩图像的复合方案，将遥测数据嵌入到压缩图像中进行传输。这种方法可以节省信道，降低系统功耗和保护遥测数据的安全。 本文所研制的自主飞行控制系统具有体积小、重量轻、集成度高、抗干扰能力强等特点，能实时传输视频图像，各项指标都满足项目技术要求。
上传时间： 2013-05-31
上传用户：mikesering
ASIC对产品成本和灵活性有一定的要求.基于MCU方式的ASIC具有较高的灵活性和较低的成本,然而抗干扰性和可靠性相对较低,运算速度也受到限制.常规ASIC的硬件具有速度优势和较高的可靠性及抗干扰能力,然而不是灵活性较差,就是成本较高.与传统硬件(CHW)相比,具有一定可配置特性的场可编程门阵列(FPGA)的出现,使建立在可再配置硬件基础上的进化硬件(EHW)成为智能硬件电路设计的一种新方法.作为进化算法和可编程器件技术相结合的产物,可重构FPGA的研究属于EHW的研究范畴,是研究EHW的一种具体的实现方法.论文认为面向分类的专用类可重构FPGA(ASR-FPGA)的研究,可使可重构电路粒度划分的针对性更强、设计更易实现.论文研究的可重构FPGA的BCH通讯纠错码进化电路是一类ASR-FPGA电路的具体方法,具有一定的实用价值.论文所做的工作主要包括:(1)BCH编译码电路的设计——求取实验用BCH码的生成多项式和校验多项式及其相应的矩阵并构造实验用BCH码;(2)建立基于可重构FPGA的基核——构造具有可重构特性的硬件功能单元,以此作为可重构BCH码电路的设计基础;(3)构造实现可重构BCH纠错码电路的方法——建立可重构纠错码硬件电路算法并进行实验验证;(4)在可重构纠错码电路基础上,构造进化硬件控制功能块的结构,完成各进化RLA控制模块的验证和实现.课题是将可重构BCH码的编译码电路的实现作为一类ASR-FPGA的研究目标,主要成果是根据可编程逻辑电路的特点,选择一种可编程树的电路模型,并将它作为可重构FPGA电路的基核T;通过对循环BCH纠错码的构造原理和电路结构的研究,将基核模型扩展为能满足纠错码电路需要的纠错码基本功能单元T;以T作为再划分的基本单元,对FPGA进行"格式化",使T规则排列在FPGA上,通过对T的控制端的不同配置来实现纠错码的各个功能单元;在可重构基核的基础上提出了纠错码重构电路的嵌套式GA理论模型,将嵌套式GA的染色体串作为进化硬件描述语言,通过转换为相应的VHDL语言描述以实现硬件电路;采用RLA模型的有限状态机FSM方式实现了可重构纠错码电路的EHW的各个控制功能块.在实验方面,利用Xilinx FPGA开发系统中的VHDL语言和电路图相结合的设计方法建立了循环纠错码基核单元的可重构模型,进行循环纠错BCH码的电路和功能仿真,在Xilinx公司的Virtex600E芯片进行了FPGA实现.课题在研究模型上选取的是比较基本的BCH纠错码电路,立足于解决基于可重构FPGA核的设计的基本问题.课题的研究成果及其总结的一套ASR-FPGA进化硬件电路的设计方法对实际的进化硬件设计具有一定的实际指导意义,提出的基于专用类基核FPGA电路结构的研究方法为新型进化硬件的器件结构的设计也可提供一种借鉴.
上传时间： 2013-07-01
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随着嵌入式系统以及流媒体技术的快速发展，基于嵌入式系统实现可视电话、视频点播、视频会议等功能已经成为当前的热点研究领域。这样的系统通常具有小型化、低功耗、低成本、稳定可靠、便于携带等特点。 本文旨在研究流媒体以及嵌入式系统的相关技术，基于ARM9处理器平台实现一种基于嵌入式系统的流媒体播放器。该播放器的硬件平台以32位高性能ARM9处理器为核心进行规划，在此基础上，采用嵌入式Linux操作系统、MPEG-4视频解码技术和流媒体网络传输技术进行设计。 本文的主要贡献体现在以下六个方面： l、分析嵌入式流媒体播放器的功能需求和技术特点，对嵌入式流媒体播放器的总体实现方案进行设计。 2、研究嵌入式Linux系统设计方法，基于ARM处理器平台构建嵌入式Linux操作系统。这部分的工作包括嵌入式BootLoader的移植、Linux内核的配置与编译以及根文件系统的创建。 3、研究MPEG-4视频压缩标准，基于ARM-Linux系统平台移植MPEG-4视频解码器。 4、研究ARM体系结构以及基于ARM平台的嵌入式软件优化方法，对所移植的MPEG-4视频解码器进行平台相关优化。 5、研究视频通信中的错误隐藏技术，针对错误隐藏过程中传统边界匹配算法对边缘匹配的局限性，提出了一种改进的基于时域与空域平滑性的边界匹配算法。 6、研究流媒体网络传输的相关技术协议，基于RTSP/RTP/RTCP协议实现了一个基本的MPEG-4视频流实时传输系统。
上传时间： 2013-05-16
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