随着SOC技术、IP技术以及集成电路技术的发展，RISC软核处理器的研究与开发设计开始受到了人们的重视。基于FPGA的RISC软核处理器在各个行业开始得到了广泛的应用，特别是在一些基于FPGA的嵌入式系统中有着越来越广泛的应用前景。 该论文在研究了大量国内外技术文献的基础上，总结了RISC处理器发展的现状与水平。认真分析了RISC处理器的基本结构，包括总线结构，流水线处理的原理，以及流水线数据通路和流水线控制的原理；并详细分析了该设计采用的指令集——MIPS指令集的内在结构。设计出了一个32位RISC软核处理器，这个软核处理器采用五级流水线结构，能完成加法、减法、逻辑与、逻辑或、左移右移等算术逻辑操作，以及它们的组合操作。通过软件仿真和在Altera的FPGA开发板上进行验证，证明了所设计的32位RISC处理器能准确的执行所选用的MIPS指令集，运行速度能达到30MHz，功能良好。 通过对所设计对象特点及其可行性的研究，选用了Altera公司QuartusⅡ软件作为设计与仿真验证的环境。在设计方法上，该课题采用了自顶向下的设计方法。在设计过程中采用了边设计边验证这种设计与验证相结合的设计流程，大大提高了设计的可靠性。该课题在设计过程中还提出了两个有效的设计思路：第一是在32位寄存器的设计中利用FPGA的内部RAM资源来设计，减少了传输延时，提高了运行速度，并大大减少了对FPGA内部资源的占用；第二是在系统架构上采用了柔性化的设计方法，使得设计可以根据实际的需求适当的增减相应的部件，以达到需求与性能的统一。这两个方法都有效地解决了设计中出现的问题，提高了处理器的性能。
上传时间： 2013-07-21
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H.264/AVC是ITU-T和ISO联合推出的新标准，采用了近几年视频编码方面的先进技术，以较高编码效率和网络友好性成为新一代国际视频编码标准。 本文以实现D1格式的H.264/AVC实时编码器为目标，作者负责系统架构设计，软硬件划分以及部分模块的硬件算法设计与实现。通过对H.264/AVC编码器中主要模块的算法复杂度的评估，算法特点的分析，同时考虑到编码器系统的可伸缩性，可扩展性，本文采用了DSP+FPGA的系统架构。DSP充当核心处理器，而FPGA作为协处理器，针对编码器中最复杂耗时的模块一运动估计模块，设计相应的硬件加速引擎，以提供编码器所需要的实时性能。 H.264/AVC仍基于以前视频编码标准的运动补偿混合编码方案，其中一个主要的不同在于帧间预测采用了可变块尺寸的运动估计，同时运动向量精度提高到1/4像素。更小和更多形状的块分割模式的采用，以及更加精确的亚像素位置的预测，可以改善运动补偿精度，提高图像质量和编码效率，但同时也大大增加了编码器的复杂度，因此需要设计专门的硬件加速引擎。 本文给出了1/4像素精度的运动估计基于FPGA的硬件算法设计与实现，包括整像素搜索，像素插值，亚像素(1/2，1/4)搜索以及多模式选择(支持全部七种块分割模式)。设计中，将多处理器技术和流水线技术相结合，提供高性能的并行计算能力，同时，采用合理的存储器组织结构以提供高数据吞吐量，满足运算的带宽要求，并使编码器具有较好的可伸缩性。最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz，分析数据表明该模块能够满足编码器的实时性要求。
上传时间： 2013-07-24
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现场可编程门阵列器件(FPGA)是一种新型集成电路，可以将众多的控制功能模块集成为一体，具有集成度高、实用性强、高性价比、便于开发等优点，因而具有广泛的应用前景。单相全桥逆变器是逆变器的一种基本拓扑结构，对它的研究可以为三相逆变器研究提供参考，因此对单相全桥逆变器的分析有着重要的意义。 本文研制了一种基于FPGA的SPWM数字控制器，并将其应用于单相逆变器进行了试验研究。主要研究内容包括：SPWM数字控制系统软件设计以及逆变器硬件电路设计，并对试验中发现的问题进行了深入分析，提出了相应的解决方案和减小波形失真的措施。在硬件设计方面，首先对双极性／单极性正弦脉宽调制技术进行分析，选用适合高频设计的双极性调制。其次，详细分析死区效应，采用通过判断输出电压电流之间的相位角预测桥臂电流极性方向，超前补偿波形失真的方案。最后，采用电压反馈实时检测技术，对PWM进行动态调整。在控制系统软件设计方面，采用FPGA自上而下的设计方法，对其控制系统进行了功能划分，完成了DDS标准正弦波发生器、三角波发生器、SPWM产生器以及加入死区补偿的PWM发生器、电流极性判断(零点判断模块和延时模块)和反馈等模块的设计。针对仿真和实验中的毛刺现象，分析其产生机理，给出常用的解决措施，改进了系统性能。
上传时间： 2013-07-06
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偏移正交相移键控(OQPSK：Offset Quadrature Phase Shift Keying)调制技术是一种恒包络调制技术，具有频谱利用率高、频谱特性好等特点，广泛应用于卫星通信和移动通信领域。 论文以某型侦收设备中OQPSK解调器的全数字化为研究背景，设计并实现了基于FPGA的全数字OQPSK调制解调器，其中调制器主要用于仿真未知信号，作为测试信号源。论文研究了全数字OQPSK调制解调的基本算法，包括成形滤波器、NCO模型、载波恢复、定时恢复等；完成了整个调制解调算法的MATLAB仿真。在此基础上，采用VHDL硬件描述语言在Xilinx公司ISE7.1开发环境下设计并实现了各个算法模块，并在硬件平台上加以实现。通过实际现场测试，实现了对所侦收信号的正确解调。论文还实现了解调器的百兆以太网接口，使得系统可以方便地将解调数据发送给计算机进行后续处理。
上传时间： 2013-05-19
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软件无线电(SDR，Software Defined Radio)由于具备传统无线电技术无可比拟的优越性，已成为业界公认的现代无线电通信技术的发展方向。理想的软件无线电系统强调体系结构的开放性和可编程性，减少灵活性著的硬件电路，把数字化处理(ADC和DAC)尽可能靠近天线，通过软件的更新改变硬件的配置、结构和功能。目前，直接对射频(RF)进行采样的技术尚未实现普及的产品化，而用数字变频器在中频进行数字化是普遍采用的方法，其主要思想是，数字混频器用离散化的单频本振信号与输入采样信号在乘法器中相乘，再经插值或抽取滤波，其结果是，输入信号频谱搬移到所需频带，数据速率也相应改变，以供后续模块做进一步处理。数字变频器在发射设备和接收设备中分别称为数字上变频器(DUC，Digital Upper Converter)和数字下变频器(DDC，Digital Down Converter)，它们是软件无线电通信设备的关键部什。大规模可编程逻辑器件的应用为现代通信系统的设计带来极大的灵活性。基于FPGA的数字变频器设计是深受广大设计人员欢迎的设计手段。本文的重点研究是数字下变频器(DDC)，然而将它与数字上变频器(DUC)完全割裂后进行研究显然是不妥的，因此，本文对数字上变频器也作适当介绍。 第一章简要阐述了软件无线电及数字下变频的基本概念，介绍了研究背景及所完成的主要研究工作。 第二章介绍了数控振荡器(NCO)，介绍了两种实现方法，即基于查找表和基于CORDIC算法的实现。对CORDIc算法作了重点介绍，给出了传统算法和改进算法，并对基于传统CORDIC算法的NCO的FPGA实现进行了EDA仿真。 第三章介绍了变速率采样技术，重点介绍了软件无线电中广泛采用的级联积分梳状滤波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)补偿法，对前者进行了基于Matlab的理论仿真和FPGA实现的EDA仿真，后者只进行了基于Matlab的理论仿真。 第四章介绍了分布式算法和软件无线电中广泛采用的半带(half-band，HB)滤波器，对基于分布式算法的半带滤波器的FPGA实现进行了EDA仿真，最后简要介绍了FIR的多相结构。 第五章对数字下变频器系统进行了噪声综合分析，给出了一个噪声模型。 第六章介绍了数字下变频器在短波电台中频数字化应用中的一个实例，给出了测试结果，重点介绍了下变频器的：FPGA实现，其对应的VHDL程序收录在本文最后的附录中，希望对从事该领域设计的技术人员具有一定参考价值。
上传时间： 2013-06-09
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在过去的十几年间，FPGA取得了惊人的发展：集成度已达到1000万等效门、速度可达到400～500MHz。随着FPGA的集成度不断增大，在高密度FPGA中，芯片上时钟的分布质量就变得越来越重要。时钟延时和时钟相位偏移已成为影响系统性能的重要因素。现在，解决时钟延时问题主要使用时钟延时补偿电路。 为了消除FPGA芯片内的时钟延时，减小时钟偏差，本文设计了内置于FPGA芯片中的延迟锁相环，采用一种全数字的电路结构，将传统DLL中的用模拟方式实现的环路滤波器和压控延迟链改进为数字方式实现的时钟延迟测量电路，和延时补偿调整电路，配合特定的控制逻辑电路，完成时钟延时补偿。在输入时钟频率不变的情况下，只需一次调节过程即可完成输入输出时钟的同步，锁定时间较短，噪声不会积累，抗干扰性好。 在Smic0.18um工艺下，设计出的时钟延时补偿电路工作频率范围从25MHz到300MHz，最大抖动时间为35ps，锁定时间为13个输入时钟周期。另外，完成了时钟相移电路的设计，实现可编程相移，为用户提供与输入时钟同频的相位差为90度，180度，270度的相移时钟；时钟占空比调节电路的设计，实现可编程占空比，可以提供占空比为50/50的时钟信号；时钟分频电路的设计，实现频率分频，提供1.5，2，2.5，3，4，5，8，16分频时钟。
上传时间： 2013-07-06
上传用户：LouieWu
本文将高效数字调制方式QAM和软件无线电技术相结合，在大规模可编程逻辑器件FPGA上对16QAM算法实现。在当今频谱资源日趋紧缺的情况下有很大现实意义。 论文对16QAM软件实现的基础理论，带通采样理论、变速率数字信号处理相关抽取内插技术做了推导和分析；深入研究了软件无线电核心技术数字下变频原理和其实现结构；对CIC、半带等高效数字滤波器原理结构和性能作了研究；16QAM调制和解调系统设计采用自项向下设计思想；采用硬件描述语言VerilogHDL在EDA工具QuartusII环境下实现代码输入；对系统调试采用了算法仿真和在系统实测调试相结合方法。 论文首先对16QAM调制解调算法进行系统级仿真，并对实现的各模块的可行性仿真验证，在此基础上，完成了调制端16QAM信号的时钟分频模块、串并转换模块、星座映射、8倍零值内插、低通滤波以及FPGA和AD9857接口等模块；解调器主要完成带通采样、16倍CIC抽取滤波，升余弦滚降滤波，以及16QAM解码等模块，实现了16QAM调制器；给出了中频信号时域测试波形和频谱图。本系统在200KHz带宽下实现了512Kbps的高速数据数率传输。论文还对增强型数字锁相环EPLL的实现结构进行了研究和性能分析。
上传时间： 2013-07-29
上传用户：hwl453472107
数字超声诊断设备在临床诊断中应用十分广泛，研制全数字化的医疗仪器已成为趋势。尽管很多超声成像仪器设计制造中使用了数字化技术，但是我们可以说现代VLSI 和EDA 技术在其中并没有得到充分有效的应用。随着现代电子信息技术的发展，PLD 在很多与B 型超声成像或多普勒超声成像有关的领域都得到了较好的应用，例如数字通信和相控雷达领域。 在研究现代超声成像原理的基础上，我们首先介绍了常见的数字超声成像仪器的基本结构和模块功能，同时也介绍了现代FPGA 和EDA 技术。随后我们详细分析讨论了B 超中，全数字化波束合成器的关键技术和实现手段。我们设计实现了片内高速异步FIFO 以降低采样率，仿真结果表明资源使用合理且访问时间很小。正交检波方法既能给出灰度超声成像所需要的回波的幅值信息，也能给出多普勒超声成像所需要的回波的相移信息。我们设计实现了基于直接数字频率合成原理的数控振荡器，能够给出一对幅值和相位较平衡的正交信号，且在FPGA 片内实现方案简单廉价。数控振荡器输出波形的频率可动态控制且精度较高，对于随着超声在人体组织深度上的穿透衰减，导致回波中心频率下移的声学物理现象，可视作将回波接收机的中心频率同步动态变化进行补偿。 还设计实现了B 型数字超声诊断仪前端发射波束聚焦和扫描控制子系统。在单片FPGA 芯片内部设计实现了聚焦延时、脉宽和重复频率可动态控制的发射驱动脉冲产生器、线扫控制、探头激励控制、功能码存储等功能模块，功能仿真和时序分析结果表明该子系统为设计实现高速度、高精度、高集成度的全数字化超声诊断设备打下了良好的基础，将加快其研发和制造进程，为生物医学电子、医疗设备和超声诊断等方面带来新思路。
上传时间： 2013-05-30
上传用户：tonyshao
16位带有并行预置功能的右移移位寄存器，CLK1是时钟信号， LOAD是并行数据使能信号，QB是串行输出端口
上传时间： 2013-04-24
上传用户：diamondsGQ
·摘要： 介绍了简易V.23二进制频移键控(2FSK)调制解调器的工作原理、算法分析以及基于可编程器件DSP的软件设计方法.
上传时间： 2013-07-22
上传用户：拔丝土豆
