用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
上传时间： 2016-05-23
上传用户：stewart·
使用AVR单片机设计的单相电表设计程序.不使用专用电表芯片,直接用AVR单片机AD采样交流电压\电流,计算电压\电流有效值和有功功率及有功电度和功率因数.
上传时间： 2016-05-30
上传用户：奇奇奔奔
J2EE高校学籍管理信息系统的设计及实现 本文中的学籍信息管理系统将 Mvc 以ModelViewControl) 模式和J2EE相结合，使界面与业务逻辑彻底分离，在系统架构中各司其职、互不干涉，具有较强的伸缩性、 通用性和可操作性。 文中用统一建模语言UML对系统进行详细分析，并给出了系统的具体设计， 包括系统结构设计、数据库 设计、信息安全访问设计等。 此外，本文还着重描述了系统实现过程中的一些关键技术， 包括在系统数据访问，实 现的 相关技术( 如 数据库连接池技术) 以 及加密技术等。 系统采用基于J ZE E 多层结构，各项应用均在We b上展开，通过We b方式完成用 户与系统的交互。浏览器层为用户提供可视化图形界面 We b服务层响应客户请求，为 客户提供所请求的数据 应用服务层进行应用逻辑计算，完成浏览器请求的相应的商业 计算和业务数据操作 数据库层存储、管理数据信息。采用多层结构的方式使得系统具 有很强的伸缩性、通用性、兼容性和可操作性，每一层能够专注于特定的角色和功能。 系统的实现中采用J a va 的加密技术完成用户信息的加密、 认证功能 采用数据库连接池 技术提高系统的数据库访问效率等。
标签： J2EE ModelViewControl Mvc 管理信息系统
上传时间： 2016-06-01
上传用户：离殇
现代通信越来越依靠全数字处理技术, 通信系统中的全数字调制解调意味着发射机 及接收机将全部采用数字信号处理(DSP) 算法, 从而整个通信系统就可以用DSP 芯片或超 大规模集成电路(VL S I) 器件来实现。对全数字BPSK 调制解调系统采用计算机仿真的方法 进行研究能清楚地了解通信系统中所运用的数字信号处理技术, 包括信息源、发送和接收 滤波器、内插器以及判决器等全部采用数字信号处理算法来实现。文章给出了BPSK 调制 解调系统各个模块的算法和结构, 运用MA TLAB 软件进行了仿真, 得出了各个部分的时域 和频域波形图, 系统仿真的设计方法对Q PSK、16QAM 等全数字调制解调系统的硬件实现 具有实际的指导意义。
上传时间： 2016-06-15
上传用户：qwe1234
现代通信越来越依靠全数字处理技术, 通信系统中的全数字调制解调意味着发射机 及接收机将全部采用数字信号处理(DSP) 算法, 从而整个通信系统就可以用DSP 芯片或超 大规模集成电路(VL S I) 器件来实现。对全数字BPSK 调制解调系统采用计算机仿真的方法 进行研究能清楚地了解通信系统中所运用的数字信号处理技术, 包括信息源、发送和接收 滤波器、内插器以及判决器等全部采用数字信号处理算法来实现。文章给出了BPSK 调制 解调系统各个模块的算法和结构, 运用MA TLAB 软件进行了仿真, 得出了各个部分的时域 和频域波形图, 系统仿真的设计方法对Q PSK、16QAM 等全数字调制解调系统的硬件实现 具有实际的指导意义。
上传时间： 2014-01-17
上传用户：Breathe0125
现代通信越来越依靠全数字处理技术, 通信系统中的全数字调制解调意味着发射机 及接收机将全部采用数字信号处理(DSP) 算法, 从而整个通信系统就可以用DSP 芯片或超 大规模集成电路(VL S I) 器件来实现。对全数字BPSK 调制解调系统采用计算机仿真的方法 进行研究能清楚地了解通信系统中所运用的数字信号处理技术, 包括信息源、发送和接收 滤波器、内插器以及判决器等全部采用数字信号处理算法来实现。文章给出了BPSK 调制 解调系统各个模块的算法和结构, 运用MA TLAB 软件进行了仿真, 得出了各个部分的时域 和频域波形图, 系统仿真的设计方法对Q PSK、16QAM 等全数字调制解调系统的硬件实现 具有实际的指导意义。
上传时间： 2013-12-10
上传用户：wlcaption
一阶全数字锁相环VERLOGIC程序代码，调试通过。
上传时间： 2013-12-15
上传用户：caixiaoxu26
全数字锁相环 功能与74297相同 提供参数配置
上传时间： 2014-01-01
上传用户：英雄
功能的增加及完善 1.完善了上次不能读写房源编号的错误； 2.增加了不是会员不能查看房主的相系方法的功能； 3.增加了不是会员不能发布的功能； 4.完善了会员中心信息等功能； 5.新增了一个更好的功能：对浏览过的信息作了颜色的变换； 6.增加了留言的回复与删除功能。 /admin/login.asp 管理员ID：admin 管理员密码：admin888
上传时间： 2016-07-03
上传用户：fxf126@126.com
ＦＰＧＡ实现全数字锁相环，利用硬件描述评议verilog HDL，顶层文件ＤＰＬＬ．Ｖ
上传时间： 2014-01-09
上传用户：1159797854
