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实现一位加法器的设计,假设输入参数为A,B,则输出为A,B的和
128、192、256位AES加解密算法
Vrilog HDL 八位加法器源程序
高达16位加法器的实现,工作环境在ISE,modesim,该例程较为详细!
16位快速加法器verilong实现,很值得一看~
VHDL实验报告——8位全加器.康芯VHDL实验
32位单精度浮点加法器。进行用加法运算,仿真输出
移位密码,仿射密码,维吉利亚密码,置换密码 四种C加密解密算法
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