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时序路径时序路径由设计中instance之间的连接决定。在数字设计中，时序路径由一对时序元作sequential elements）形成，这对时序元件由一个或二个不同的时钟控制。普通时序路径在任何设计中最普通的时序路径有以下4种：1输入端口...
手机射频测试指导
目前国家对手机的质量问题越来越重视，公司对于手机质量的客户满意度和返修率也-致关注。其中，GSM手机的射频问题仍然是一个影响手机质量、开发进度和生产效率的重要因素。为了保证产品的品质和性能符合GSM规范和国家标准，需要在手机测试方面建立一套...
射频 LAYOUT 应用指导
影响共面波导特性阻抗的主要因素有，基材介电常数（通常为 4.2～4.6，这里取 4.4）、信号层与参考地间距 H、线宽 W、对地间隙 S、铜皮厚度 T。表 1 列出了不同信号层与参考地间距 H 和铜皮厚度 T=0.035mm时，50 欧姆特...
Verilog HDL实验指导
本设计主要是研究了基于FPGA设计和开发的Verilog HDL的实验内容，包括了基础实验和综合实验。基础实验包含流水灯、数码管动态显示、表决器、四路抢答器、同步复位和异步复位、十六位键盘按键扫描、RS-232协议收发数据七个实验，综合实验...