华为硬件工程师手册 159页 1M 超清书签版第一节 硬件开发过程简介 §1.1.1 硬件开发的基本过程 产品硬件项目的开发，首先是要明确硬件总体需求情况，如 CPU 处理能力、 存储容量及速度，I/O 端口的分配、接口要求、电平要求、特殊电路（厚膜等） 要求等等。其次，根据需求分析制定硬件总体方案，寻求关键器件及电咱的技术 资料、技术途径、技术支持，要比较充分地考虑技术可能性、可靠性以及成本控 制，并对开发调试工具提出明确的要求。关键器件索取样品。第三、总体方案确 定后，作硬件和单板软件的详细设计，包括绘制硬件原理图、单板软件功能框图 及编码、PCB 布线，同时完成开发物料清单、新器件编码申请、物料申领。第 四，领回 PCB 板及物料后由焊工焊好 1～2 块单板，作单板调试，对原理设计中 的各功能进行调测，必要时修改原理图并作记录。第五，软硬件系统联调，一般 的单板需硬件人员、单板软件人员的配合，特殊的单板（如主机板）需比较大型 软件的开发，参与联调的软件人员更多。一般地，经过单板调试后在原理及 PCB 布线方面有些调整，需第二次投板。第六，内部验收及转中试，硬件项目完成开 发过程。 §1.1.2 硬件开发的规范化 上节硬件开发的基本过程应遵循硬件开发流程规范文件执行，不仅如此，硬 件开发涉及到技术的应用、器件的选择等，必须遵照相应的规范化措施才能达到 质量保障的要求。这主要表现在，技术的采用要经过总体组的评审，器件和厂家 的选择要参照物料认证部的相关文件，开发过程完成相应的规定文档，另外，常 用的硬件电路（如 ID.WDT）要采用通用的标准设计。 第二节 硬件工程师职责与基本技能 §1.2.1 硬件工程师职责 一个技术领先、运行可靠的硬件平台是公司产品质量的基础，硬件
上传时间： 2022-03-13
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本程序调试通过。由STC51单片机1T系列运行，通过检测外部3路比较器的换相信号完成换相，硬件驱动设计好，理论可以驱动任何没有霍尔元件的无感无刷电机，比如硬盘，航模的无刷电机等，通过程序的修改可以完成慢启动，pwm调速，改变转向等功能，另外附有一张纸质手绘原理图的照片。
标签： 无刷电机
上传时间： 2022-03-20
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Altera(Intel)_MAX10_10M02SCU169开发板资料硬件参考设计+逻辑例程.QM_MAX10_10M02SCU169开发板主要特征参数如下所示： 主控CPLD：10M02SCU169C8G； 主控CPLD外部时钟源频率：50MHz； 10M02SCU169C8G芯片内部自带丰富的Block RAM资源； 10M02SCU169C8G芯片逻辑单元数为2K LE； QM_MAX10_10M02SCU169开发板板载Silicon Labs的CP2102芯片来实现USB转串口功能； QM_MAX10_10M02SCU169开发板板载MP2359高效率DC/DC提供CPLD芯片工作的3.3V电源； QM_MAX10_10M02SCU169开发板引出了两排50p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等； QM_MAX10_10M02SCU169开发板引出了芯片的3路按键用于测试； QM_MAX10_10M02SCU169开发板引出了芯片的3路LED用于测试； QM_MAX10_10M02SCU169开发板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
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Altera(Intel)_Cyclone10_10CL006开发板资料硬件参考设计+逻辑例程。QM_Cyclone10_10CL006开发板主要特征参数如下所示： 主控FPGA：10CL006YU256C8G； 主控FPGA外部时钟源频率：50MHz； 10CL006YU256C8G芯片内部自带丰富的Block RAM资源； 10CL006YU256C8G芯片逻辑单元数为6K LE； QM_Cyclone10_10CL006开发板板载MP2359高效率DC/DC提供FPGA芯片工作的3.3V电源； QM_Cyclone10_10CL006开发板引出了两排64p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等； QM_Cyclone10_10CL006开发板引出了芯片的3路按键用于测试； QM_Cyclone10_10CL006开发板引出了芯片的2路LED用于测试； QM_Cyclone10_10CL006开发板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
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Artix-7 XC7A35T-DDR3开发板资料硬件参考设计资料QM_ XC7A35T开发板主要特征参数如下所示： 主控FPGA：XC7A35T-1FTG256C； 主控FPGA外部时钟源频率：50MHz； XC7A35T-1FTG256C芯片内部自带丰富的Block RAM资源，达到了1,800kb； XC7A35T-1FTG256C芯片逻辑单元数为33,280； QM _XC7A35T板载N25Q064A SPI Flash芯片，8MB(64Mbit)的存储容量； QM _XC7A35T板载256MB镁光的DDR3存储器，型号为MT41K128M16JT-125:K； QM _XC7A35T提供核心板芯片工作的3.3V电源，有一路3.3V的LED电源指示灯，板载高性能DC/DC芯片给FPGA 1.0V Core电压，DDR3 1.5V电压供电以及VDD_AUX的1.8V电压； QM _XC7A35T引出了两排2x32p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等； QM _XC7A35T引出了芯片的2路按键用于测试,其中一路用于PROGROM_B信号编程按钮； QM _XC7A35T引出了芯片的3路LED灯用于测试，其中一路LED为FPGA_DONE信号指示灯； QM _XC7A35T引出了芯片的JTAG调试端口，采用单排6p、2.54mm间距的排针；
标签： DDR3
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Altera(Intel)_Cyclone_IV_EP4CE15_开发板资料硬件参考设计+逻辑例程Cyclone IV EP4CE15核心板主要特征参数如下所示：➢ 主控FPGA：EP4CE15F23C8N；➢ 主控FPGA外部时钟源频率：50MHz；➢ EP4CE15F23C8N芯片内部自带丰富的Block RAM资源；➢ EP4CE15F23C8N芯片逻辑单元数为15K LE；➢ Cyclone IV EP4CE15板载W25Q064 SPI Flash芯片，8MB字节的存储容量；➢ Cyclone IV EP4CE15板载Winbond 32MB的SDRAM，型号为W9825G6KH-6；➢ Cyclone IV EP4CE15核心板板载MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V电源；➢ Cyclone IV EP4CE15核心板引出了两排64p、2.54mm间距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模块、高速ADC采集模块或者CMOS摄像头模块等；➢ Cyclone IV EP4CE15核心板引出了芯片的3路按键用于测试；➢ Cyclone IV EP4CE15核心板引出了芯片的2路LED用于测试；➢ Cyclone IV EP4CE15核心板引出了芯片的JTAG调试端口，采用双排10p、2.54mm的排针；
上传时间： 2022-05-11
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第一章 概述第一节 硬件开发过程简介§1.1.1 硬件开发的基本过程产品硬件项目的开发，首先是要明确硬件总体需求情况，如 CPU 处理能力、存储容量及速度，I/O 端口的分配、接口要求、电平要求、特殊电路（厚膜等）要求等等。其次，根据需求分析制定硬件总体方案，寻求关键器件及电咱的技术资料、技术途径、技术支持，要比较充分地考虑技术可能性、可靠性以及成本控制，并对开发调试工具提出明确的要求。关键器件索取样品。第三、总体方案确定后，作硬件和单板软件的详细设计，包括绘制硬件原理图、单板软件功能框图及编码、PCB 布线，同时完成开发物料清单、新器件编码申请、物料申领。第四，领回 PCB 板及物料后由焊工焊好 1～2 块单板，作单板调试，对原理设计中的各功能进行调测，必要时修改原理图并作记录。第五，软硬件系统联调，一般的单板需硬件人员、单板软件人员的配合，特殊的单板（如主机板）需比较大型软件的开发，参与联调的软件人员更多。一般地，经过单板调试后在原理及 PCB布线方面有些调整，需第二次投板。第六，内部验收及转中试，硬件项目完成开发过程。§1.1.2 硬件开发的规范化上节硬件开发的基本过程应遵循硬件开发流程规范文件执行，不仅如此，硬件开发涉及到技术的应用、器件的选择等，必须遵照相应的规范化措施才能达到质量保障的要求。这主要表现在，技术的采用要经过总体组的评审，器件和厂家的选择要参照物料认证部的相关文件，开发过程完成相应的规定文档，另外，常用的硬件电路（如 ID.WDT）要采用通用的标准设计。第二节 硬件工程师职责与基本技能
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上传时间： 2022-05-17
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这是一版详细的RISCV的调试手册，内容覆盖RISCV调试的基本原理、硬件实现和软件使用详细说明。
标签： RISCV调试
上传时间： 2022-06-27
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文将简要地介绍基于Lattice FPGA（XO2/XO3/ECP3/ECP5/CrossLink）器件的，MIPI CSI/DSI调试心得。如有不足，请指正。第一步、确认硬件设计、接口连接1.1、可以使用示波器测量相关器件的MIPI输出信号（可分别在靠近输出端和靠近接收器件接收端测量，进而分析信号传输问题），来确认信号连接是否正常；1.2、如信号质量较差（衰减严重、反射现象等等），请先检查器件焊接是否牢靠，传输线上阻抗是否匹配等；1.3、如果信号一切正常，但是仍然无法找到SoT（B8），请确认差分线PN是否接反了；注：Lattice FPGA暂时未支持NP翻转功能，不能通过软件设置，实现类似SerDes支持的PN翻转功能。1.4、针对非CrossLink器件，请检查电路连接是否正确。具体请参考本文附件，以及Lattice各个器件的相关手册；1.5、如果是MIPI N进1出的设计（N合一），建议各个输入器件采用用一个时钟发生器（晶振），即同源。同时FPGA MIPI Tx所需要的时钟源，最好也与其同源。如果不同源，建议Tx的时钟要略高于Rx的时钟（如Pixel Clock）；1.6、如果条件允许，可以通过示波器分析眼图，以获得更多的信号完整性信息。
上传时间： 2022-07-19
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电路板调试必备文档，对广大初学者很有帮助，可以提高项目开发进度；产品硬件原理基础
标签： 单板测试
上传时间： 2022-07-20
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