随着信息产业和集成电路技术的进步，嵌入式应用领域得到了蓬勃和快速的发展。嵌入式应用开发的重要特点是满足应用门类的多样化需求，嵌入式应用的多样化主要体现在目标机硬件平台的多样化，而硬件平台的多样化则对嵌入式系统平台的底层构建提出了严格要求，因此不同硬件平台底层构建研究是嵌入式开发中的一个重要问题。 嵌入式软硬件平台的底层构建主要涉及以下几个部分： 1、嵌入式开发环境构建，涉及交叉编译环境、交叉调试环境等； 2、嵌入式硬件平台构建，涉及硬件平台选型、地址分配等； 3、U．Boot移植，涉及U-Boot启动分析、移植分析等； 4、嵌入式操作系统移植，涉及uClinux内核结构、移植分析等； 5、驱动程序的开发，涉及硬件分析、Linux下驱动分析等； 与此同时，安全防范系统作为现代化的安全警卫手段，近年来正越来越多地进入各个行业的各种应用领域，智能家居已经成为高科技发展必然的趋势。另外，运营商宽带网络缺乏新的利润增长点，在已有的宽带网络上开发新的业务迫在眉睫。基于ARM的家庭安防网关与局端设备相结合，配备无线报警信号自学习型编解码收发模块，完全解决了上述两个问题。 本文以多媒体综合报警系统项目中的终端产品XXX型家庭安防网关为依托，以开发流程为主线，就ARM+uClinux嵌入式平台给出了以上五个嵌入式开发过程中底层平台构建的关键技术解决方案。正文中将依次介绍项目概述、目标硬件平台分析、交叉开发环境构建以及U-Boot的移植、uClinux的移植和具体驱动程序的开发。
上传时间： 2013-05-25
上传用户：李彦东
本文介绍了DTMF 解码芯片MT8870 的功能和特点，给出了在解码器中与89C51 单片机的接口电路，说明了解码器的工作原理抗干扰措施。关键词：单片机抗干扰 DTMF 解码监控
上传时间： 2013-05-17
上传用户：tuilp1a
该论文的工作主要分为两部分,第一部分是介绍与数字高清晰度电视(HDTV)码流发生器配套的信源解码板的设计与实现.信源解码板是整个码流发生器的重要组成部分,该论文在介绍相关标准MPEG-2和AC-3以及整个码流发生器功能的基础上提出了用ST公司的芯片组实现HDTV信源解码板的设计方案.论文详细分析了各个功能模块的具体设计方法以及实现时应注意的问题.目前该课题已经成功结题,各项技术指标完全符合合作单位的要求.该论文的第二部分主要是进行基于FPGA的显示器测试信号发生器的研究与开发.在对测试信号发生器所需产生的13种测试图案和所要适应的18种显示格式的介绍之后,该论文提出了以FLEX10K50为核心控制芯片的显示器测试信号发生器的设计方案.该论文详细讨论了FPGA设计中各个功能模块的划分和设计实现方法,并介绍了对FLEX10K50进行配置的方法.
上传时间： 2013-04-24
上传用户：yoleeson
随着全球经济不断增长和信息技术持续发展，越来越多用户提出了对数据、语音和视讯等宽带接入业务的需求。传统的接入网技术己成为新一代宽带通信网络建设的瓶颈，通信网络的宽带化成为一个必然的趋势。在众多新兴的接入技术中，宽带无线接入技术以其特有的优势成为近年来通信技术市场的最大亮点。基于IEEE802．16e的WiMAX技术作为一种面向无线城域网(WMAN)的宽带接入方案，正以其优异的性能和广阔的市场前景而倍受关注。 本文是基于WiMAX技术的网络终端的设计，根据IEEE802.16e协议，物理层需要对收发信息进行编解码、调制解调等的处理，其中包含很多运算密集的算法；这些处理有些适合硬件逻辑实现，有些适合数字信号处理器实现，所以设计采用了FPGAs+DSPs的实现方式。考虑对接收和发送数据的不同处理，在详细分析上行和下行链路的工作过程的基础上，对模块的进行了详细划分，并对系统的FPGA部分进行了详细设计。 设计中本文充分考虑了FPGA和DSP之间处理的优缺点，并注意避免器件之间通信的复杂化，在满足器件之间数据流量的同时，尽量使数据流向简单化，避免了延时增加和接口带宽调度的复杂化。最终整个设计完成完整的802.16e网络终端的物理层基带处理功能。
上传时间： 2013-06-01
上传用户：123456wh
H.264作为新一代视频编码标准，相比上一代视频编码标准MPEG2，在相同画质下，平均节约64﹪的码流。该标准仅设定了码流的语法结构和解码器结构，实现灵活性极大，其规定了三个档次，每个档次支持一组特定的编码功能，并支持一类特定的应用，因此。H.264的编码器的设计可以根据需求的不同而不同。 H.264虽然具有优异的压缩性能，但是其复杂度却比一般编码器高的多。本文对H.264进行了编码复杂度分析，并统计了整个软件编码中计算量的分布。H.264中采用了率失真优化算法，提高了帧内预测编码的效率。在该算法下进行帧内预测时，为了得到一个宏块的预测模式，需要进行592次率失真代价计算。因此为了降低帧内预测模式选择的计算复杂度，本文改进了帧内预测模式选择算法。实践证明，在PSNR值的损失可以忽略不计的情况下，该算法相比原算法，帧内编码时间平均节约60﹪以上，对编码的实时性有较大帮助。 为了实现实时编码，考虑到FPGA的高效运算速度和使用灵活性，本文还研究了H.264编码器基本档次的FPGA实现。首先研究了H.264编码器硬件实现架构，并对影响编码速度，且具有硬件实现优越性的几个重要部分进行了算法研究和FPGA.实现。本文主要研究了H.264编码器中整数DCT变换、量化、Zig-Zag扫描、CAVLC编码以及反量化、逆整数DCT变换等部分。分别对这些模块进行了综合和时序仿真，并将验证后通过的系统模块下载到Xilinx virtex-Ⅱ Pro的FPGA中，进行了在线测试，验证了该系统对输入的残差数据实时压缩编码的功能。 本文对H.264编码器帧内预测模式选择算法的改进，算法实现简单，对软件编码的实时性有很大帮助。本文对在单片FPGA上实现H.264编码器做出了探索性尝试，这对H.264编码器芯片的设计有着积极的借鉴性。
上传时间： 2013-05-25
上传用户：refent
随着纠错编码理论研究的不断深入，纠错码的实际应用越来越广泛。卷积码作为其中重要的一种，已被大多数通信系统所采用。(2,1,7)卷积码是一种短约束长度最佳码，编、译码器易于实现，且具有较强的纠错能力。 本文研究了IEEE 802.11协议中(2,1,7)卷积码编码、交织解交织及其软判决高速Viterbi译码的实现问题。 首先介绍了IEEE 802.11无线局域网标准及规范，然后介绍了信道编解码中卷积码编码及Viterbi译码算法和FPGA 设计方法，接着通过对(2,1,7)卷积码特点的具体分析，吸取目前Viterbi译码算法和交织解交织算法的优点，采取一系列的改进措施，基于FPGA实现了IEEE 802.11信道编解码及交织和解交织系统。这些改进措施包括采用并行FIFO、改进的ACS 单元、流水式块处理结构、改进的SMDO方法、双重交织策略，使得在同样时钟速率下，系统的性能大幅度提高。最后将程序下载到Altera公司的Cyclone 系列的FPGA(型号EP1C6Q240C8)器件上进测试，并对测试结果作了简单分析。
上传时间： 2013-05-25
上传用户：00.00
视频目标识别与跟踪技术是当今世界重要的研究课题,它涉及图像处理、自动控制、计算机应用等学科,该文主要论述该项目的具体实现及相关理论分析,重点在于该系统的硬件模块实现及分析.该系统的硬件模块是典型的高速数字电路,这也是当今世界电路设计的一大热点.同时,该系统的硬件模块不同于传统的模拟、数字电路.严格的说它是基于可编程芯片的系统(System On Programmable Chip).它与传统电路的最大不同在于,硬件模块本身不具备任何功能,但该硬件模块可以与相应的软件结合(此处,我们将FPGA中的可编程指令也广义的归入软件范畴),实现相应的功能.换言之,该硬件模块通过换用其他软件,可以实现其他功能.所以从这个意义上讲,我们也可以将其称为基于可编程芯片的通用平台系统(General System On Programmable Chip).此外,该文还对该系统进行了尝试性的层状结构描述,这种描述同样适用于其它IT目的或电子系统.
上传时间： 2013-04-24
上传用户：yumiaoxia
随着电信数据传输对速率和带宽的要求变得越来越迫切,原有建成的网络是基于话音传输业务的网络,已不能适应当前的需求.而建设新的宽带网络需要相当大的投资且建设工期长,无法满足特定客户对高速数据传输的近期需求.反向复用技术是把一个单一的高速数据流在发送端拆散并放在两个或者多个低速数据链路上进行传输,在接收端再还原为高速数据流.该文提出一种基于FPGA的多路E1反向复用传输芯片的设计方案,使用四个E1构成高速数据的透明传输通道,支持E1线路间最大相对延迟64ms,通过链路容量调整机制,可以动态添加或删除某条E1链路,实现灵活、高效的利用现有网络实现视频、数据等高速数据的传输,能够节省带宽资源,降低成本,满足客户的需求.系统分为发送和接收两部分.发送电路实现四路E1的成帧操作,数据拆分采用线路循环与帧间插相结合的方法,A路插满一帧(30时隙)后,转入B路E1间插数据,依此类推,循环间插所有的数据.接收电路进行HDB3解码,帧同步定位(子帧同步和复帧同步),线路延迟判断,FIFO和SDRAM实现多路数据的对齐,最后按照约定的高速数据流的帧格式输出数据.整个数字电路采用Verilog硬件描述语言设计,通过前仿真和后仿真的验证.以30万门的FPGA器件作为硬件实现,经过综合和布线,特别是写约束和增量布线手动调整电路的布局,降低关键路径延时,最终满足设计要求.
上传时间： 2013-07-16
上传用户：asdkin
二次雷达(Secondary Surveillance Radar)是民航空中管制(Air Traffic Control)和军事敌我识别(Identification Friend or Foe)系统中的关键部分,由于这两个应用领域都要求很高的可靠性和稳定性,因此,二次雷达一直是国内外雷达信号处理领域的研究热点.传统的机载二次雷达应答器普遍采用中小规模集成电路和分立元件设计,其稳定性和可靠性差,实时处理能力也很有限,无法完成高密度、大容量的应答.针对这些缺陷,本论文提出一种全新的应答数字信号处理器硬件结构,即FPGA+DSP的混合结构.这种硬件体系结构的特点是可靠性高,集成度高,通用性强,适于模块化设计,处理速度快,能实时处理多个应答信号,以及进行置信度分析和生成报表.此项目中,本文作者主要负责FPGA部分硬件设计.FPGA主要完成双通道数据采集、产生视频信号和旁瓣抑制信号、计算当前飞机相对本地接收天线的方位和距离、与DSP实时交换数据、上传报表等功能.论文详细分析了接收机信号处理算法在FPGA中的硬件实现方案,在提高系统可靠性、坚固性以及FPGA资源的合理利用方面做了深入的探讨.同时给出不同层次关键模块的HDL实现及其时序仿真结果.
上传时间： 2013-04-24
上传用户：西伯利亚狼
IEEE802旗下的无线网络协议引领了无线网络领域的新革命，其不断提升的速度优势满足了人们对于高速无线接入的迫切要求，在这其中，OFDM技术所起的作用不可小觑。随着FPGA、信号处理和通信技术的发展，OFDM的应用得到了长足的进步。在此情况下，以OFDM技术为核心实现数据传输的原型机系统显得应情应景而且必要。 本课题在深入理解OFDM技术的同时，结合相应的EDA工具对系统进行建模并基于IEEE802.11a物理层标准给出了一种OFDM基带传输的系统实现方案。整个设计采用目前主流的自顶向下的设计方法，由总体设计至详细设计逐步细化。 在系统功能模块的FPGA实现过程中，针对XilinxVirtex-Ⅱ芯片对各个模块进行了详细设计，通过采用双端口RAM、流水、乒乓结构等处理实现高速的同步的信道编码的功能模块；通过比较符号定时的不同算法，给出了基于MultiplierlessCorrelator的实现结构并给出了仿真波形图，验证了采用该算法后符号定时模块的资源耗费大大降低而功能却依然和基于乘法器的符号定时模块相当；通过对Viterbi算法进行简化，给出了(2，1，6)卷积码的4比特软判决Viterbi解码器的设计和实现。最后根据系统所选芯片XC2V3000给出了具有较高配置灵活性的基于SystemACE配置方案的FPGA的硬件原理图设计和PCB设计。 本文首先以无线局域网和IEEE802无线网络家族引出OFDM技术发展、研究价值及OFDM的优缺点，接下来从OFDM原理入手，简要说明了OFDM的基本要素以及目前的研究热点，之后在介绍完IEEE802.11a物理层标准的同时给出了本原型机系统的总体设计方案，并从硬件语言设计和FPGA硬件原理设计两方面给出了该系统的详细设计。 随着OFDM技术的普及以及未来通信技术对OFDM的青睐，相信本论文的工作对OFDM基带传输系统的原型设计和实现具有一定的参考价值。
上传时间： 2013-07-13
上传用户：远远ssad
