CPLD的VerilogHDL总线代码,在EPM7128SLC84-10+Quartus4平台上运行通过.
标签： VerilogHDL Quartus CPLD 7128
上传时间： 2013-09-03
上传用户：gaojiao1999
第一章 在Allegro 中准备好进行SI 仿真的PCB 板图
标签： Allegro PCB 仿真
上传时间： 2013-09-04
上传用户：恋天使569
大型设计中FPGA的多时钟设计策略,很详细的描述了在FPGA设计中时钟设计的方法
标签： FPGA 大型 多时钟 策略
上传用户：妄想演绎师
在EDA中，基于数字频率合成器的FPGA实现
标签： FPGA EDA 数字频率合成器
上传用户：hanli8870
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。
标签： Differential Allegro Signal 差分信号
上传用户：jennyzai
用VHDL语言在CPLD/FPGA上实现浮点运算的方法
标签： VHDL CPLD FPGA 语言
上传时间： 2013-09-05
上传用户：life840315
DDS在现在运用月来越广泛，在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等方面都远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。利用DDS技术可以很方便地实现多种信号。在FPGA上实现的DDS
标签： DDS
上传用户：qwer0574
用VHDL语言在CPLD上实现串行通信
标签： VHDL CPLD 语言 串行通信
上传时间： 2013-09-06
上传用户：q3290766
在Allegro中等长设置的高级应用\r\n――Memory部分等长设置
标签： Allegro Memory 等长设置 分
上传用户：VRMMO
Allegro 里面如何在端接匹配的情况下调等长线
标签： Allegro 端接 等长线
上传用户：gdgzhym
