语音编码技术始终是语音研究的热点。语音编码作为多媒体通信中信息传输的一个重要环节，越来越受到广泛的重视。G729是由美国、法国、日本和加拿大的几家著名国际电信实体联合开发的，国际电信联盟(ITU-T)于1995年11月正式通过了G729。96年ITU-T又制定了G729的简化方案G729A，主要降低了计算的复杂度以便于实时实现。因其具有良好的合成语音质量、适中的复杂度、较低的时延等优点，G729A标准已被广泛应用在VOIP网关、IP电话中。 论文利用Altera公司的新一代可编程逻辑器件在数字信号处理领域的优势，对G729A语音编码中的线性预测(LP)滤波器系数提取的FPGA(现场可编程门阵列，Field Programmable Gate Array)实现进行了深入研究。论文首先对语音信号处理及其发展进行介绍，深入讨论了G729A语音编解码技术。第二，对Altera公司的Stratix系列可编程器件的内部结构进行了研究，分析了在QuartusII开发平台上进行FPGA设计的流程。第三，基于FPGA，对G729A编码系统的LP分析部分做了具体设计，其中包括自相关函数和杜宾(Durbin)递推两个主要功能模块，并对其工作过程进行了详细的分析。第四，针对系统所使用的除法运算都是商小于1的特点，设计并实现了一个系统专用的除法器模块。最后，在Altera FPGA目标芯片EP1S30F780C7上，对LP分析系统进行了验证，证明了方案的可行性。
上传时间： 2013-06-20
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H.264/AVC是国际电信联盟与国际标准化组织/国际电工委员会联合推出的活动图像编码标准，简称H.264。作为最新的国际视频编码标准，H.264/AVC与MPEG-4、H.263等视频编码标准相比，性能有了很大的提高，并已在流媒体、数字电视、电话会议、视频存储等诸多领域得到广泛的应用。 本论文的研究课题是基于H.264/AVC视频编码标准的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自适应可变长编码)编码算法研究及FPGA实现。对于变换后的熵编码，H.264/AVC支持两种编码模式：基于上下文的可变长编码(CAVLC)和基于上下文的自适应算术编码(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，尽管CAVLC算法也是采用了VLC编码，但是同以往标准不同，它所有的编码都是基于上下文进行。这种方法比传统的查单一表的方法提高了编码效率，但也增加了设计上的困难。 作者在全面学习H.264/AVC协议和深入研究CAVLC编码算法的基础上，确定了并行编码的CAVLC编码器结构框图，并总结出了影响CAVLC编码器实现的瓶颈。针对这些瓶颈，对CAVLC编码器中的各个功能模块进行了优化设计，这些优化设计包括多参考块的表格预测法、快速查找表法、算术消除法等。最后，用Verilog硬件描述语言对所设计的CAVLC编码器进行了描述，用EDA软件对其主要功能模块进行了仿真，并在Cyclone II系列EP2C20F484的FPGA上验证了它们的功能。结果表明，该CAVLC编码器各编码单元的编码速度得到了显著提高且均能满足实时通信要求，为整个CAVLC编码器的实时通信提供了良好的基础。
上传时间： 2013-06-22
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电子行业标准，值得下载，供电子行业人士吸取精华
上传时间： 2013-07-18
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在工业控制领域，多种现场总线标准共存的局面从客观上促进了工业以太网技术的迅速发展，国际上已经出现了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多种工业以太网协议。将传统的商用以太网应用于工业控制系统的现场设备层的最大障碍是以太网的非实时性，而实现现场设备间的高精度时钟同步是保证以太网高实时性的前提和基础。 IEEE 1588定义了一个能够在测量和控制系统中实现高精度时钟同步的协议——精确时间协议(Precision Time Protocol)。PTP协议集成了网络通讯、局部计算和分布式对象等多项技术，适用于所有通过支持多播的局域网进行通讯的分布式系统，特别适合于以太网，但不局限于以太网。PTP协议能够使异质系统中各类不同精确度、分辨率和稳定性的时钟同步起来，占用最少的网络和局部计算资源，在最好情况下能达到系统级的亚微级的同步精度。 基于PC机软件的时钟同步方法，如NTP协议，由于其实现机理的限制，其同步精度最好只能达到毫秒级；基于嵌入式软件的时钟同步方法，将时钟同步模块放在操作系统的驱动层，其同步精度能够达到微秒级。现场设备间微秒级的同步精度虽然已经能满足大多数工业控制系统对设备时钟同步的要求，但是对于运动控制等需求高精度定时的系统来说，这仍然不够。基于嵌入式软件的时钟同步方法受限于操作系统中断响应延迟时间不一致、晶振频率漂移等因素，很难达到亚微秒级的同步精度。 本文设计并实现了一种基于FPGA的时钟同步方法，以IEEE 1588作为时钟同步协议，以Ethernet作为底层通讯网络，以嵌入式软件形式实现TCP/IP通讯，以数字电路形式实现时钟同步模块。这种方法充分利用了FPGA的特点，通过准确捕获报文时间戳和动态补偿晶振频率漂移等手段，相对于嵌入式软件时钟同步方法实现了更高精度的时钟同步，并通过实验验证了在以集线器互连的10Mbps以太网上能够达到亚微秒级的同步精度。
上传时间： 2013-08-04
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H.264/AVC是由国际电信联合会的视频专家组和国际标准化组织的运动图像专家组组成的联合视频小组制定的下一代视频压缩标准。新标准采用了一些先进算法，因此具有优异的压缩性能和极好的网络亲和性，满足低码率情况下的高质量视频的传输。 H.264/AVC采用的先进算法包括多模式帧间预测、1/4像素精度预测、整数变换量化、去方块滤波和熵编码。本论文着重对整数变换与量化、去方块滤波做了研究。整数变换是一种只有加法和移位的运算，量化可以通过查表和乘法操作就可以完成，避免了反变换的时候失配问题，没有精度损失；去方块滤波是一种用来去除低码率情况下的每个宏块的块效应，提高了解码图像的外观。 本文主要从算法研究和硬件实现两方面着手，在算法研究方面设计了一个可视化测试软件，在硬件实现方面主要对整数变换、量化和去方块滤波做了研究和实现。视频压缩技术的关键在于视频压缩算法及其芯片的实现，FPGA可重复使用，设计修改灵活，片内资源丰富，具备DSP模块等优势。在本论文的目标实现部分模块FPGA的硬件设计，用Verilog完成了关键部分的设计。首先简要介绍了视频压缩基本原理，常用视频压缩标准及其特性以及国内外的研究动态，并对H.264标准基本档次所涉及的核心技术进行了详细介绍，两种分层结构分别讨论。其次在掌握了H.264.算法及编解码流程的基础上，设计了基于H.264编解码的可视化软件平台。然后详细介绍了整数变换、量化、反变换和反量化核心模块的设计和实现，并在Altera的软件和开发板上进行了仿真验证；对去方块滤波算法做了软件研究测试，并给出了一种改进的硬件整体结构设计。最后，对全文工作进行了总结和对未来研究工作做了展望。我在课题中所做的主要工作有： 1.查阅相关文献，熟悉H.264.标准及整数变换、量化和去方块滤波等算法。 2.用VC++完成了基于H.264编解码的可视化软件平台设计。 3.用Verilog完成了整数变换量化、反变换反量化模块FPGA设计与验证。 4.去方块滤波器的算法研究、仿真和硬件整体结构设计。
上传时间： 2013-04-24
上传用户：lanjisu111
随着移动终端、多媒体、通信、图像扫描技术的发展，图像应用日益广泛，压缩编码技术对图像处理中大量数据的存储和传输至关重要。同时， FPGA单片规模的不断扩大，在FPGA芯片内实现复杂的数字信号处理系统也成为现实，因此采用FPGA实现图像压缩已成为一种必然趋势。JPEG静态图像压缩标准应用非常广泛，是图像压缩中主要的标准之一。研究JPEG图像压缩在FPGA上的实现，具有广阔的应用背景。 论文从实际工程应用出发，通过设计图像压缩的IP核，完成JPEG压缩算法在FPGA上的实现。首先阐述JPEG基本模式的压缩编码的标准，然后在设计规划过程中，采用SOC的设计思想，给出整个系统的内部结构、层次划分，对各个模块的HDL实现进行详细的描述，最后完成整体验证。方案采用了IP核复用的设计技术，基于Xilinx公司本身的IP核，进行了再次开发。在研究JPEG标准的核心算法DCT的基础上，加以改进，设计了适合器件结构的基于DA算法的DCT变换的IP核。通过结构和算法的优化，提高了速度，减少占用过多的片内资源。 设计基于Xilinx的Virtex- II系列的FPGA的硬件平台,在ISE7.1中编译综合，最后通过Modelsim仿真验证。分辨率为352×288大小的源图像，在不同的压缩等级设置下，均测试通过。仿真验证的结果表明：基于FPGA的JPEG压缩编码占用较少的硬件资源，可在较高的工作频率下运行，设计在速度和资源利用率方面达到了较优的状态，能够满足一般图像压缩的要求。 整个设计可以作为单独的JPEG编码芯片也可以作为IP核添加到其他系统中去，具有一定的使用价值。
上传时间： 2013-04-24
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USB(UniversalSerialBus，通用串行总线)是当今消费电子产品和仪器设备中应用最广的接口协议之一，然而目前国内的USB芯片只有极少数几款，产品研究善处于起步阶段，绝大部分产品主要由国外的IC设计芯片厂商如Cypress、NEC等一些国际著名公司提供。因而，如果能够自主开发设计USB芯片以替代国外同类产品，将会有很好的市场前景和利润空间。 本论文课题是针对基于FPGA(FieldProgrammableGateArray，现场可编程门阵列器件)的数字电子产品应用设计一种实际可复用的USB接口引擎软核。该软核主要是用于处理USB标准协议包的通信处理，通过外接MCU(MultipointControlUnit，微控制器)就可以实现完整的USB接口通讯功能。它的功能相当于一些USB引擎的专用芯片如：Philips的PDIUSBD12等，其优点是结构简单、灵活性高、复用设计方便。 功能仿真和综合测试结果显示本论文所设计的接口引擎软核符合设计要求，并且软核的性能和市场上同类产品基本一致。本论文的创新之处在于：1、从可配置性角度出发设计了低速、全速、高速三种可选模式；2、支持最多31个可配置端点；3、采用了可综合、可移植的RTL(RegisterTransferLevel，寄存器传输级)代码设计规则，同时也开发了可综合的验证测试代码；4、完全由硬件实现USB通信功能。
上传时间： 2013-07-18
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激光电源电路经典书籍，详细描述了灯泵激光器电源
上传时间： 2013-06-20
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标准集成电路数据手册cmos4000系列电路
上传时间： 2013-06-01
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离散余弦变换(DCT)及其反变换(IDCT)在图像编解码方面应用十分广泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等国际标准所采用。由于其计算量较大，软件实现往往难以满足实时处理的要求，因而在很多实际应用中需要采用硬件设计的DCT/IDCT处理电路来满足我们对处理速度的要求。本文所研究的内容就是针对图像处理应用的8×8二维DCT/IDCT处理核的硬件实现。 本文首先介绍了DCT和IDCT在图像处理中的作用和原理，详细说明了DCT变换实现图像压缩的过程，并与其它变换比较说明了用DCT变换实现图像压缩的优势。接着，分析研究了DCT的各种快速算法，总结了前人对DCT快速算法及其实现所做的研究。本文给出了两种性能、资源上有一定差异的二维DCT/IDCT的FPGA设计方案。两种方案均利用DCT的行列分离特性，采用流水线设计技术，将二维DCT/IDCT实现转化为两个一维DCT/IDCT实现。在一维DCT/IDCT设计中，根据图像处理的特点对Loeffler算法的数据流进行了优化，通过合理安排时钟周期数和简化各周期内的操作，大大缩短了关键路径的执行时间，从而提高了流水线的执行速度。最后，对所设计的DCT/IDCT处理核进行了综合和时序仿真。 结果表明，当使用Altera公司的MERCURY系列FPGA器件时，本文设计的方案一能够在116M时钟频率下正确完成8×8的二维DCT或IDCT的逻辑运算，消耗2827个逻辑单元；方案二能够在74M时钟频率下正常工作，消耗1629个逻辑单元。
上传时间： 2013-07-14
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