源码设计
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Verilog源代码关于viterbi设计
(n, k, N)卷积码的状态数为2k (N−1) ，对每一时刻要 做2k (N−1) 次“加－比－存”操作，每一操作包括2k 次加法和2k −1 次比较，同时要保留2k (N−1) 条幸存路径。由此可见，Viter...
2016-08-08
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风力摆源码+设计分析
参加过2015年全国大学生电子设计竞赛做风力摆控制系统的小伙伴们一定对这道题目印象深刻，不管是成功还是失败，各位肯定都是收获不少。看了网上各位大神的讨论，提出了很多解决方案和控制算法。大赛也过去好久了，现在跟各位小伙伴们分享我自...
2022-08-11
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