BCM 控制demo源代码，比较好噢，含有LIN驱动源代码
上传时间： 2013-12-20
上传用户：exxxds
Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的设计”描述将 TI TMSC6000 EMIF 连接到 Virtex?-II 系列或 Spartan?-3 FPGA 的实现。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的设计” 描述将 TI TMS320C64x EMIF 连接到 Virtex-4 FPGA 的实现。 ? 第 4 章“参考设计” 提供参考设计的目录结构和参考设计文件的链接。 ? 附录 A “Virtex-4 ISERDES 样本代码” 提供 Virtex-4 实现的样本代码列表。 ? 附录 B “EMIF 寄存器域描述” 定义 TI DSP 寄存器域。 ? 附录 C “相关参考文件” 提供相关文档的链接
标签： Specification disclosing Xilinx EMIF
上传时间： 2016-12-06
上传用户：litianchu
本例展示了如何设置TIM工作在输出比较-非主动模式（Output Compare Inactive mode），并产生相应的中断。 TIM2时钟设置为36MHz，预分频设置为35999，TIM2计数器时钟可表达为： TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 KHz 设置TIM2_CCR1寄存器值为1000， CCR1寄存器值1000除以TIM2计数器时钟频率1KHz，为1000毫秒。因此，经过1000毫秒的时延，置PC.06输出为低电平。 同理，根据寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，经过500毫秒的时延，置PC.07输出为低电平；经过250毫秒的时延，置PC.08输出为低电平；经过125毫秒的时延，置PC.09输出为低电平。 输出比较寄存器的值决定时延的大小，当计数器的值小于这个值的时候，点亮与PC.06-PC.09相连的LED；当计数器的值达到这个值得时候，产生中断，在TIM2的4个通道相应的中断里，把它们一一关闭。
标签： Inactive Compare Output mode
上传时间： 2013-12-20
上传用户：ghostparker
S60系统上的游戏源代码，比较好用。建议参考
上传时间： 2014-12-22
上传用户：yzy6007
DOS和WINDOWS下的串口源代码，比较简单使用，有中文的编译说明
上传时间： 2013-12-20
上传用户：lanhuaying
vxworks源代码，比较老的一个版本，里边包含target、source、include
上传时间： 2013-12-27
上传用户：电子世界
当前很多文章多提到的lugi的reed-solomon编码的源代码，比较不错
标签： reed-solomon lugi 编码 源代码
上传时间： 2013-12-30
上传用户：熊少锋
《NS与网络模拟》一书的源代码，比较全，希望能够对大家有所帮助！
上传时间： 2013-12-01
上传用户：wuyuying
这是一段源代码，比较适合初学者学习mega16单片机IO口控制
标签： 源代码
上传时间： 2013-12-23
上传用户：wfeel
K-均值算法的Matlab源代码，比较简短
上传时间： 2013-12-14
上传用户：saharawalker
