主要介绍算法的实现方式和流水线实现，而且有详细的原理介绍，推理，源码和仿真结果
上传时间： 2014-01-04
上传用户：youke111
流水线结构的cordic，可以输出sin/cos
上传时间： 2014-03-04
上传用户：koulian
VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
上传时间： 2016-01-26
上传用户：wangchong
2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
上传时间： 2014-06-15
上传用户：zhanditian
2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA
标签： 流水线
上传时间： 2016-01-27
上传用户：ayfeixiao
3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA
标签： 流水线
上传时间： 2016-01-27
上传用户：cc1915
基于Log_MAP 算法, 提出了一种TURBO 码DSP 实现方案。利用内联函数、循环展开, 软件流水线技术对算法进行了优 化, 在TMS320C6416 芯片上实现了36Mbps 的编码速率及1.6Mbps 译码速率(5 次迭代)。该方案可以灵活设置码率、帧长、迭 代次数等关键参数, 适用于不同要求的高速通信系统
上传时间： 2014-11-30
上传用户：WMC_geophy
modelsim+dc开发的4级流水线结构的MIPS CPU，完成基本的逻辑运算和跳转。测试程序为希尔排序，结果正确。
上传时间： 2014-01-03
上传用户：love_stanford
介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现。采用了状态机和流水线技术，使得在面积和速度上达到最佳优化；添加了输入和输出接口的设计以增强该算法应用的灵活性。各模块均用硬件描述语言实现，最终下载到FPGA芯片Stratix EP1S25F780C5中。
上传时间： 2016-07-01
上传用户：lz4v4
使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即数加载操作，支持无条件转移和为0转移、非0转移、无符号>转移、无符号<转移、有符号>转移、有符号<转移等条件转移。
上传时间： 2013-12-11
上传用户：源弋弋
