AES加、解密算法的FPGA优化设计

2000年10月2日，美国国家标准与技术研究所宣布采用Rijndael算法作为高级加密标准，并于2002年5月26日正式生效，AES算法将在今后很长一段时间内，在信息安全中扮演重要角色。因此，对AES算法实现的研究就成为了国内外的热点，会在信息安全领域得到广泛的应用。用FPGA实现AES算法具有快速、灵活、开发周期短等优点。 本论文就是针对AES加、解密算法在同一片FPGA中的优化实现问题，在深入分析了AES算法的整体结构、基本变换以及加、解密流程的基础上，对AES算法的加、解密系统的FPGA优化设计进行了研究。主要内容为： 1．确定了实现方案以及关键技术，在比较了常用的结构后，采用了适合高速并行实现AES加、解密算法的结构——内外混合的流水线结构，并给出了总体的设计框图。由于流水线结构不适用于反馈模式，为了达到较高的运算速度，该系统使用的是电码本模式(ECB)的工作方式； 2．对各个子模块的设计分别予以详细分析，结合算法本身和FPGA的特点，采用查表法优化处理了字节代换运算，列混合运算和密钥扩展运算。同时，考虑到应用环境的不同，本设计支持数据分组为128比特，密钥长度为128比特、192比特以及256比特三种模式下的AES算法加、解密过程。完成了AES加、解密算法在同一片FPGA中实现的这个系统的优化设计； 3．利用QLJARTUSII开发工具进行代码的编写工作和综合编译工作，在 MODELSIM中进行仿真并给出仿真结果，给出了各个模块和整个设计的仿真测试结果； 4．和其他类似的设计做了横向对比，得出结论：本设计在保证了速度的基础上实现了资源和速度的均衡，在性能上具有较大的优势。

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