两个4bit超前进位加法器实现8bit加法器
标签： 4bit 8bit 加法器 进位
上传时间： 2016-06-20
上传用户：zhaiye
用StateCAD设计一个“串进并出的加法器”状态机，并使用StateCAD测试激励生成器设计测试激励，验证该状态机，掌握完整的StateCAD设计流程.
标签： StateCAD 加法器 状态
上传时间： 2014-01-04
上传用户：shawvi
8位加法器的实现，仿真通过，并且包括仿真文件，在quartusii7.1下调试通过
标签： 8位 加法器
上传时间： 2016-06-30
上传用户：xuan‘nian
在算法级对用多进程实现移位加法器，已经验证
标签： 算法级 移位 加法器 进程
上传时间： 2014-09-02
上传用户：秦莞尔w
用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器
标签： VHDL BCD 加法器
上传时间： 2016-07-12
上传用户：英雄
一个超前进位加法器（及其testbench) .v文件
标签： testbench 进位 加法器
上传时间： 2013-12-18
上传用户：chenbhdt
一个带overflow功能的加法器的实现，采用Matlab+Simulink
标签： overflow 加法器
上传时间： 2013-12-05
上传用户：小儒尼尼奥
一个基于Matlab+Simulink的带Rounding功能的加法器实现
标签： Simulink Rounding Matlab 加法器
上传时间： 2016-07-20
上传用户：youlongjian0
一个基于Matlab+Simulink的复数加法器实现
标签： Simulink Matlab 加法器
上传时间： 2014-01-22
上传用户：edisonfather
两个浮点数相加的加法器，使用verilog编写
标签： 浮点数 加法器
上传时间： 2016-07-22
上传用户：hustfanenze
