图像缩放在图像处理领域中，发挥着重要作用。图像的分辨率调整和格式变换，都需要用到图像缩放技术。随着多媒体技术和大规模集成电路的发展，利用硬件实现视频图像无级缩放已成为图像处理研究的一个重要课题。 图像缩放通常由插值算法实现。传统的插值算法由于实现原理的局限性，在缩放时容易引起边缘锯齿或细节模糊现象。针对传统插值算法的这个不足，出现了许多基于边缘改进的算法。但这些算法一般只能完成2k倍数插值，无法真正做到基于边缘的无级缩放。 为了实现基于边缘改进的无级缩放，本文做了如下五个方面的研究工作： 1.系统回顾了图像缩放技术，包括传统图像缩放技术和多边缘检测插值，分析了这些图像缩放技术的优缺点。 2.重点研究了新兴的方向多项式插值算法，该算法能够真正完成基于边缘改进的无级缩放。 3.提出改进的方向多项式插值算法(IOPI算法)，该算法针对硬件实现，做了两个方面改进：提出EDV算法，简化边缘方向的确定；提出Cubic6逼近插值算法(A-Cubic6算法)，改善平坦区域缩放效果。其中的EDV算法通过加减、比较模块，完成边缘方向的确定。相比原算法中的乘除法、直方图计算，大大简化了硬件实现，降低了硬件实现成本。A-Cubic6算法利用查找表简化了Cubic6点插值算法的实现，而且明显改善了非边缘区域的缩放效果。 4.研究缩放算法与图像质量的评价方法。比较、分析各算法的软件仿真结果，得出结论：本文提出的IOPI算法在平坦区域和边缘区域都具有比其它算法更突出的效果。 5.结合实时视频处理要求，研究了IOPI算法的FPGA实现。已完成最近邻域插值和A-Cubic6算法的FPGA实现，可以在硬件平台上稳定工作。
上传时间： 2013-06-05
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现代通信系统对带宽和数据速率的要求越来越高，超宽带(ultra-wideband，UWB)通信以其传输速率高、空间容量大、成本低、功耗低的优点，成为解决企业、家庭、公共场所等高速因特网接入的需求与越来越拥挤的频率资源分配之间的矛盾的技术手段。 论文主要围绕两方面展开分析：一是介绍用于UWB无载波脉冲调制及直接序列码分多址调制(DS-CDMA)的新型脉冲，即Hermite正交脉冲，并且分析了这种构建UWB多元通信和多用户通信的系统性能。二是分析了UWB的多带频分复用物理层提案(MBOA)的调制技术，并在FPGA上实现了调制模块。正交Hermite脉冲集被提出用于UWB的M元双正交调制系统，获得高数据速率。调整脉冲的脉宽因子和中心频率能使脉冲满足FCC的频谱要求。M元双正交调制的接收机需要M/2个相关器，远比M元正交调制所需的相关器数量少。误码率一定时，维数M的增加可获得高的比特率和低的信噪比。虽然高阶的Hermite脉冲易受抖动时延的影响，但当抖动时延范围小于0.02ns时，其影响较为不明显。本文认为1～8阶的Hermite脉冲皆可用，可构成16元双正交系统。 正交Hermite脉冲集也可以构造UWB多用户系统。各用户的信息用不同的Hermite脉冲同时传输，其多用户的误比特率上限低于高斯单脉冲构成的PPM多用户系统的误比特率，所以其系统性能更优。正交Hermite脉冲还可以用于UWB的DS-CDMA调制，在8个脉冲可用的情况下，最多可容64个用户同时通信。 基于MBOA提出的UWB物理层协议，本文用Verilog硬件语言实现了调制与解调结构，并用Modelsim做了时序验证。用Verilog编程实现的输出数据与Matlab生成的UWB建模的输出结果一致。为了达到UWBMB-OFDM系统的FFT处理器的要求，一个混和基多通道流水线的FFT算法结构被提出。其有效的实现方法也被提出。这种结构采用多通道以获得高的数据吞吐量。此外，它用于存储和复数乘法器的硬件损耗相比其他的FFT处理器是最少的。高基的FFT蝶算减少了复数乘法器的数量。在132MHz的工作频率下，整个128点FFT变换在此结构模式下只需要242.4ns,满足了MBOA的要求。
上传时间： 2013-07-29
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伴随高速DSP技术的广泛应用，实时快速可靠地进行数字信号处理成为用户追求的目标。同时，由于可编程器件在速度和集成度方面的飞速提高，使得利用硬件实现数字信号实时快速可靠处理有了新的途径。 FIR滤波器是数字信号处理中常用部件，它的最大优点在于：设计任何幅频特性时，可以具有严格的线性相位，这一点对数字信号的实时处理非常关键。 FPGA是常用的可编程器件，它所具有的查找表结构非常适用于实现实时快速可靠的FIR滤波器，在加上VHDL语言灵活的描述方法以及与硬件无关的特点，使得使用VHDL语言基于FPGA芯片实现FIR滤波器成为研究的方向。 本文对基于FPGA的FIR数字滤波器实现进行了研究，并设计了一个16阶的FIR低通滤波器。所做的主要工作为： 1.以FIR数字滤波器的基本理论为依据，使用分布式算法作为滤波器的硬件实现算法，并对其进行了详细的讨论。针对分布式算法中查找表规模过大的缺点，采用多块查找表的方式减小硬件规模。 2.在设计中采用了自顶向下的层次化、模块化的设计思想，将整个滤波器划分为多个模块，利用VHDL语言的描述方法进行了各个功能模块的设计，最终完成了FIR数字滤波器的系统设计。 3.采用FLEX10K系列器件实现一个16阶的FIR低通滤波器的设计实例，用MAX+PLUSII软件进行了仿真，并用MATLAB对仿真结果进行了分析，证明所设计的FIR数字滤波器功能正确。 仿真结果表明，本论文所设计的FIR滤波器硬件规模较小，采样率达到了17.73MHz。同时只要将查找表进行相应的改动，就能分别实现低通、高通、带通FIR滤波器，体现了设计的灵活性。
上传时间： 2013-04-24
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随着FPGA(FieldProgrammableGateArray)器件的应用越来越广泛且重要，FPGA的测试技术也得到了广泛重视和研究。基于FPGA可编程的特性，应用独立的测试(工厂测试)需要设计数个测试编程和测试向量来完成FPGA的测试，确保芯片在任何用户可能的编程下都可靠工作。 本论文正是针对上述问题，以XilinxXC4000E系列FPGA为主要的研究对象，在详细研究FPGA内部结构的基础上，基于“分治法”的基本思路对FPGA的测试理论和方法做了探索性研究。 研究完成了对可编程逻辑模块(ConfigrableLogicBlock)及其子模块的测试。主要基于“分治法”对CLB及其子模块进位逻辑(CLM)、查找表(LUT)的RAM工作模式等进行了测试划分，分别实现了以“一维阵列”为基础的测试配置和测试向量，以较少了测试编程次数完成了所有CLB资源的测试。 研究完成了对互连资源(ConfigrableInterconnectResource)的测试。基于普通数据总线的测试方法，针对互连资源主要由线段和NMOS开关管组成的特点及其自身的故障模型，通过手工连线实现测试配置，仅通过4次编程就实现了对其完全测试。 在测试理论研究的基础上，我们开发了能对FPGA器件进行实际测试的测试平台。基于硬件仿真器的测试平台通过高速光纤连接工作站上的EDA仿真软件，把软件语言描述的测试波形通过硬件仿真器转化为真实测试激励，测试响应再读回到仿真软件进行观察，能够灵活、快速的完成FPGA器件的配置和测试。该平台在国内首次实现了软硬件协同在线测试FPGA。在该平台支持下，我们成功完成了对各军、民用型号FPGA的测试任务。 本研究成果为国内自主研发FPGA器件提供了有力保障，具有重大科研与实践价值，成功解决了国外公司在FPGA测试技术上的垄断问题，帮助国产FPGA器件实现完全国产化。
上传时间： 2013-05-17
上传用户：wangyi39
可编程逻辑器件FPGA(现场可编程门阵列)和CPLD(复杂可编程逻辑器件)越来越多的应用于数字信号处理领域，与传统的ASIC(专用集成电路)和DSP(数字信号处理器)相比，基于FPGA和CPLD实现的数字信号处理系统具有更高的实时性和可嵌入性，能够方便地实现系统的集成与功能扩展。 FFT的硬件结构主要包括蝶形处理器、存储单元、地址生成单元与控制单元。本文提出的算法在蝶形处理器内引入流水线结构，提高了FFT的运算速度。同时，流水线寄存器能够寄存蝶形运算中的公共项，这样在设计蝶形处理器时只用到了一个乘法器和两个加法器，降低了硬件电路的复杂度。 为了进一步提高FFT的运算速度，本文在深入研究各种乘法器算法的基础上，为蝶形处理器设计了一个并行乘法器。在实现该乘法器时，本文采用改进的布斯算法，用以减少部分积的个数。同时，使用华莱士树结构和4-2压缩器对部分积并行相加。 本文以32点复数FFT为例进行设计与逻辑综合。通过设计相应的存储单元，地址生成单元和控制单元完成FFT电路。电路的仿真结果与软件计算结果相符，证明了本文所提出的算法的正确性。 另外，本文还对设计结果提出了进一步的改进方案，在乘法器内加入一级流水线寄存器，使FFT的速度能够提高到当前速度的两倍，这在实时性要求较高的场合具有极高的实用价值。
上传时间： 2013-07-18
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本文主要对基于FPGA芯片的椭圆曲线密码算法的实现及优化设计进行了研究。由于点乘运算极大影响了椭圆曲线密码系统的加/解密速度，本文对点乘运算的FPGA设计进行了重点优化。首先比较分析了三种点乘算法，从运算复杂度的角度确定了蒙哥马里算法是最利于FPGA芯片实现的。然后根据蒙哥马里算法，用VerilogHDL语言实现了基于FPGA芯片的椭圆域中的基本运算(模加、模乘、模平方和模逆)。通过三种模乘算法在FPGA上的实现，设计出一种串并混合的乘法器，达到了面积与速度的最佳匹配。 本文利用Modelsim对本课题设计的硬件系统进行了仿真实验，验证了所设计的硬件系统完成了椭圆曲线密码算法在FPGA上的实现。最后使用SynplifyPro进行综合及布局布线，综合报告文件证明了本课题所设计的ECC加密系统达到了优化芯片速度和面积的目的。
上传时间： 2013-04-24
上传用户：thuyenvinh
本课题首先研究了常规的RS译码器的算法，确定在关键方程的计算中采用一种新改进的BM算法，然后提出了基于复数基的有限域快速并行乘法器和利用幂指数相减进行除法计算的有限域除法器，通过这些优化方法提高了RS译码器的速度，减少了译码延时和硬件资源使用，最后利用VHDL硬件描述语言在FPGA上实现了流水线处理的RS(255,223)译码器。 本课题实现的RS(255,223)硬件译码器的性能在国内具有领先水平，对我国以后航天项目高速数据传输系统的设计有着很大的意义。
上传时间： 2013-06-29
上传用户：gokk
本文分析了数字音频处理技术中数字滤波器的各种传统实现算法,尤其是研究了FIR数字滤波器的实现算法,在分析了数字滤波器的传统算法的基础上,针对家用和便携式音频处理系统,提供一种基于FPGA的音频处理器的实现方案,以适应便携式和家用设备对处理器体积和功耗小的发展要求.该方案对实现N阶FIR数字滤波器的传统算法进行了改良,将滤波器的系数用浮点数表示法来表示,使得原本至少需要一个乘法器和一个加法器来实现滤波功能,现在仅需要若干次加法和移位运算就可以实现,很大程度降低了设计的复杂度和系统功耗,也减少了芯片的面积.同时采用硬件描述语言VHDL实现了音频处理器各个模块的设计.
上传时间： 2013-06-02
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本文主要研究基于FPGA的高速流水线工作方式的FFT实现。围绕这个目标利用Xilinx公司VIRTEX_Ⅱ系列FPGA，及其提供的ISE设计工具、modelsim仿真工具、Synplify综合工具及MATLAB，完成了流水线工作方式的FFT中基于每一阶运算单元的高效复数乘法器的设计、各阶控制单元的设计、数据存储器的设计，从而完成1024点流水线工作方式的FFT，达到工作在50MHZ时钟频率的设计要求。
上传时间： 2013-04-24
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数字滤波作为数字信号处理技术的重要组成部分，广泛应用于诸如信号分离、恢复、整形等多种场合中，本文讨论的FIR滤波器因其具有严格的线性相位特性而得到广泛的应用。在工程实践中，往往要求信号处理具有实时性和灵活性,但目前常用的一些软件或硬件实现方法则难以同时达到两方面的要求。 可编程逻辑器件是一种用户根据需要而自行构造逻辑功能的数字集成电路。本课题研究FIR的FPGA解决方案体现电子系统的微型化和单片化，主要完成的工作如下: (1)以FIR滤波器的基本理论为依据，研究适应工程实际的数字滤波器的设计方法： (2)对分布式算法进行了较为深入的研究。在阐述算法原理的基础上，分析了利用FPGA特有的查找表结构完成这一运算的方法，从而解决了常系数乘法运算硬件实现的问题； (3)以—FIR低通滤波器为例说明FIR数字滤波器的具体实现方法，采用层次化、模块化、参数化的设计思想，完成对整个FIR滤波器的功能模块的划分，以及各个功能模块的具体设计； (4)设计参数可调的FIR低通滤波器的硬件电路：以EPFlK50TCl44-l为核心，包括A/D转换电路、D/A转换电路以及在系统配置电路等。以话音作为输入信号，进行了实际滤波效果的测试。 实验系统的测试结果表明，和传统的数字滤波器相比较具有更好的实时性、准确性、灵活性和实用性。
上传时间： 2013-07-13
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