Verilog实现的DDS正弦信号发生器和测频测相模块，DDS模块可产生两路频率和相位差均可预置调整的值正弦波，频率范围为20Hz-5MHz，相位范围为0°-359°，测量的数据通过引脚传输给单片机，单片机进行计算和显示。
标签： Verilog DDS 正弦信号发生器 模块
上传时间： 2013-08-28
上传用户：asdfasdfd
基于DSP+FPGA的扩频接收机快捕技术，一片技术文章
标签： FPGA DSP 扩频接收机
上传时间： 2013-08-29
上传用户：emhx1990
用Verilog实现基于FPGA的通用分频器
标签： Verilog FPGA 分频器
上传时间： 2013-08-30
上传用户：xingyuewubian
分频器 FPGＡ程序设计 二分频 对硬件设计有很大用处\r\n
标签： FPG 分频器 二分频 程序设计
上传时间： 2013-08-31
上传用户：lhc9102
关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间
标签： FPGA 数字电路 保持 时序
上传用户：梧桐
一个好用的整数分频电路 保证你喜欢 能够实现对任意整数的分频电路设计
标签： 整数 分频电路 分频 电路设计
上传时间： 2013-09-01
上传用户：909000580
FPGA和CPLD设计时的经验和大家一共分享，开发FPGA时很好的资料
标签： FPGA CPLD 计时 经验
上传用户：Shaikh
基于CPLD-FPGA的半整数分频器的设计，用于设计EDA
标签： CPLD-FPGA 整数 分频器
上传时间： 2013-09-03
上传用户：pioneer_lvbo
半整数分频器电路的VHDL源程序，供大家学习和讨论。\r\n
标签： VHDL 源程序 整数 分频器
上传时间： 2013-09-04
上传用户：fdfadfs
无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操\r\n作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将\r\n导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可\r\n分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上\r\n述四种时钟类型的任意组合。
标签： FPGA PLD 时钟
上传用户：yelong0614
