时间逻辑
共 78 篇文章
时间逻辑 相关的电子技术资料，包括技术文档、应用笔记、电路设计、代码示例等，共 78 篇文章，持续更新中。
高频三极管
更高效率的选用高频晶体管，在高频设计时如何选择看后一目了然，不但可以节约时间，还有设计方法中管子型号的推荐！
印制电路板雕刻机简介与适用范围
使用电路板雕刻机，可快速制作电路板样品，缩短研发时间，设备体积小不占空间，且无污染。它适合数字、模拟、RF及一般电路板的制作，可做到电路板钻孔、线路雕刻、外形切割一机多功。
不同功能触发器的相互转换方法
触发器是时序逻辑电路的基本构成单元，按功能不同可分为 RS 触发器、 JK 触发器、 D 触发器及 T 触发器四种，<BR>其功能的描述可以使用功能真值表、激励表、状态图及特性方程。只要增加门电路便可以实现不同功能触发器的相互<BR>转换，例如要将 D 触发器转换为 JK 触发器，转换的关键是推导出 D 触发器的输入端 D 与 JK 触发器的输入端<BR>J 、 K 及状态输出端 Qn 的逻辑表达
AN-1064了解AD9548的输入基准监控器
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如AD9548数据手册所述，AD9548的输入端最多可支持八个独立参考时钟信号。八路输入各有一个专用参考监控器，判断输入参考信号的周期是否满足用户要求。图1是参考监控器和必要支持元件的框图。参考监控器测量输入参考信号的周期，并声明信号是过慢还是过快，即表示参考信号有误。该信息保存在参考状态寄存器内(各参考监控器具有用户可读取的专用状态寄存器)。虽然参考
高速电路设计与实现
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说1/3），就称为高速电路。<br />
<img alt="" src="http://dl.eeworm.com/ele/img/177094-120425150924135.jpg" /><br />
带有增益提高技术的高速CMOS运算放大器设计
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">设计了一种用于高速ADC中的高速高增益的全差分CMOS运算放大器。主运放采用带开关电容共模反馈的折叠式共源共栅结构，利用增益提高和三支路电流基准技术实现一个可用于12~14 bit精度，100 MS/s采样频率的高速流
verilog hdl 夏宇闻数字逻辑设计
复杂数字逻辑系统的VerilogHDL 设计技术和方法
PSoC在时间谱采集电路中的应用
<span id="LbZY">在脉冲中子氧活化测井仪中，伽马射线时间谱的采集是仪器至为关键的部分。伽马射线时间谱采集电路常用的设计采用单片机与CPLD组合的方案，CPLD实现伽马射线计数，单片机则负责数据的处理、传输等工作。基于单片PSoC芯片的新方案，设计了伽马射线时间谱采集电路，实现了同样的功能。功能考核和高温考核证明，该方案有效、可靠，解决了高温CPLD价格昂贵且难以购买的问题，同时还能减
基于Multisim的计数器设计仿真
<span id="LbZY">计数器是常用的时序逻辑电路器件，文中介绍了以四位同步二进制集成计数器74LS161和异步二-五-十模值计数器74LS290为主要芯片，设计实现了任意模值计数器电路，并用Multisim软件进行了仿真。仿真验证了设计的正确性和可靠性，设计与仿真结果表明，中规模集成计数器可有效实现任意模值计数功能，并且虚拟仿真为电子电路的设计与开发提高了效率。<br />
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5 Gsps高速数据采集系统的设计与实现
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<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">以某高速实时频谱仪为应用背景，论述了5 Gsps采样率的高速数据采集系统的构成和设计要点，着重分析了采集系统的关键部分高速ADC（analog to digital，模数转换器）的设计、系统采样时钟设计、模数
SIMATIC逻辑堆栈指令
9.16 SIMATIC 逻辑堆栈指令<BR>栈装载与 (ALD)<BR>ALD 指令对堆栈中的第一层和第二层的值进行逻辑与操作结<BR>果放入栈顶执行完 ALD 指令后堆栈深度减 1<BR>操作数 无<BR>栈装载或 (OLD)<BR>OLD 指令对堆栈中的第一层和第二层的值进行逻辑或操作<BR>结果放入栈顶执行完 OLD 指令后堆栈深度减 1<BR>操作数 无<BR>逻辑推入栈<BR>LPS
基于遗传算法的组合逻辑电路设计的FPGA实现
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<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; line-height: 21px; ">基于遗传算法的组合逻辑电路的自动设计，依据给出的真值表，利用遗传算法自动生成符合要求的组合逻辑电路。由于遗传算法本身固有的并行性，采用软件实现的方法在速度上往往受到本质是串行计算的计算机制约，因此采用硬件化设
黑魔书(逻辑门的高速特性)pdf下载
在数字设备的设计中，功耗、速度和封装是我们主要考虑的3个问题，每位设计者都希望<BR>功耗最低、速度最快并且封装最小最便宜，但是实际上，这是不可能的。我们经常是从各种型号<BR>规格的逻辑芯片中选择我们需要的，可是这些并不是适合各种场合的各种需要。<BR>当一种明显优于原来产品的新的技术产生的时候，用户还是会提出各方面设计的不同需<BR>求，因此所有的逻辑系列产品实际上都是功耗、速度与封装的一种折
复合卡诺图在多输出组合逻辑电路设计中的应用
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为了使设计的多输出组合逻辑电路达到最简，运用复合卡诺图化简多输出函数，找出其各项的公共项，得到的表达式不一定是最简的，但是通过找公共项，使电路中尽量使用共用的逻辑门，从而减少电路整体的逻辑门，使电路简单。结果表明，利用复合卡诺图化简后设计出的电路更为简单。</p>
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基于选择进位32位加法器的硬件电路实现
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 20.99431800842285px;">为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单
时钟分相技术应用
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摘要: 介绍了时钟分相技术并讨论了时钟分相技术在高速数字电路设计中的作用。<br />
关键词: 时钟分相技术; 应用<br />
中图分类号: TN 79 文献标识码:A 文章编号: 025820934 (2000) 0620437203<br />
时钟是高速数字电路设计的关键技术之一, 系统时钟的性能好坏, 直接影响了整个电路的<br />
性能。尤其现代电子系统对性
基于ADF4111的锁相环频率合成器设计
<span style="color: rgb(0, 0, 0); font-family: 'Trebuchet MS', Arial; font-size: 11.818181991577148px; line-height: 21px;">为得到性能优良、符合实际工程的锁相环频率合成器，提出了一种以ADI的仿真工具ADIsimPLL为基础，运用ADS（Advanced Design Syst
三态门总线传输电路的Multisim仿真方案
<span id="LbZY">基于探索仿真三态门总线传输电路的目的，采用Multisim10仿真软件对总线连接的三态门分时轮流工作时的波形进行了仿真实验测试，给出了仿真实验方案，即用Multisim仿真软件构成环形计数器产生各个三态门的控制信号、用脉冲信号源产生各个三态门不同输入数据信号，用Multisim仿真软件中的逻辑分析仪多踪同步显示各个三态门的控制信号、数据输入信号及总线输出信号波形，结
MOS管驱动基础和时间功耗计算
MOS关模型
<P>Cgs：由源极和沟道区域重叠的电极形成的，其电容值是由实际区域的大小和在不同工作条件下保持恒定。Cgd：是两个不同作用的结果。第一JFET区域和门电极的重叠，第二是耗尽区电容（非线性）。等效的Cgd电容是一个Vds电压的函数。Cds：也是非线性的电容，它是体二极管的结电容，也是和电压相关的。这些电容都是由Spec上面的Crss，Ciss和Coss决定的。由于Cgd同时在输入和输
电子学名词介绍
电子学名词<BR>1、 电阻率---又叫电阻系数或叫比电阻。是衡量物质导电性能好坏的一个物理量，以字母ρ表示，单位为欧姆*毫米平方/米。在数值上等于用那种物质做的长1米截面积为1平方毫米的导线，在温度20C时的电阻值，电阻率越大，导电性能越低。则物质的电阻率随温度而变化的物理量，其数值等于温度每升高1C时，电阻率的增加与原来的电阻电阻率的比值，通常以字母α表示，单位为1/C。<BR>2、 电阻的温