人脸识别技术继指纹识别、虹膜识别以及声音识别等生物识别技术之后，以其独特的方便、经济及准确性而越来越受到世人的瞩目。作为人脸识别系统的重要环节—人脸检测，随着研究的深入和应用的扩大，在视频会议、图像检索、出入口控制以及智能人机交互等领域有着重要的应用前景，发展速度异常迅猛。 FPGA的制造技术不断发展，它的功能、应用和可靠性逐渐增加，在各个行业也显现出自身的优势。FPGA允许用户根据自己的需要来建立自己的模块，为用户的升级和改进留下广阔的空间。并且速度更高，密度也更大，其设计方法的灵活性降低了整个系统的开发成本，FPGA 设计成为电子自动化设计行业不可缺少的方法。 本文从人脸检测算法入手，总结基于FPGA上的嵌入式系统设计方法，使用IBM的Coreconnect挂接自定义模块技术。经过训练分类器、定点化、以及硬件加速等方法后，能够使人脸检测系统在基于Xilinx的Virtex II Pro开发板上平台上，达到实时的检测效果。本文工作和成果可以具体描述如下： 1. 算法分析：对于人脸检测算法，首先确保的是检测率的准确性程度。本文所采用的是基于Paul Viola和Michael J.Jones提出的一种基于Adaboost算法的人脸检测方法。算法中较多的是积分图的特征值计算，这便于进一步的硬件设计。同时对检测算法进行耗时分析确定运行速度的瓶颈。 2. 软硬件功能划分：这一步考虑市场可以提供的资源状况，又要考虑系统成本、开发时间等诸多因素。Xilinx公司提供的Virtex II Pro开发板，在上面有可以供利用的Power PC处理器、可扩展的存储器、I/O接口、总线及数据通道等，通过分析可以对算法进行细致的划分，实现需要加速的模块。 3. 定点化：在Adaboost算法中，需要进行大量的浮点计算。这里采用的方法是直接对数据位进行操作它提取指数和尾数，然后对尾数执行移位操作。 4. 改进检测用的级联分类器的训练，提出可以迅速提高分类能力、特征数量大大减小的一种训练方法。 5. 最后对系统的整体进行了验证。实验表明，在视频输入输出接入的同时，人脸检测能够达到17fps的检测速度，并且获得了很好的检测率以及较低的误检率。
上传时间： 2013-07-01
上传用户：84425894
随着图像分辨率的越来越高，软件实现的图像处理无法满足实时性的需求；同时FPGA等可编程器件的快速发展使得硬件实现图像处理变得可行。如今基于FPGA的图像处理研究成为了国内外的一个热门领域。 本文在FPGA平台上，用Verilog HDL实现了一个研究图像处理算法的可重复配置的硬件模块架构，架构包括PC机预处理和通信软件，控制模块，计算单元，存储器模块和通信适配模块五个部分。其中的计算模块负责具体算法的实现，根据不同的图像处理算法可以独立实现。架构为计算模块实现了一个可添加、移出接口，不同的算法设计只要符合该接口就可以方便的加入到模块架构中来进行调试和运行。 在硬件架构的基础上本文实现了排序滤波，中值滤波，卷积运算及高斯滤波，形态学算子运算等经典的图像处理算法。讨论了FPGA的图像处理算法的设计方法及优化策略，通过性能分析，FPGA实现图像处理在时间上比软件处理有了很大的提高；通过结果的比较，发现FPGA的处理结果达到了软件处理几乎同等的效果水平。最后本文在实现较大图片处理和图像处理窗口的大小可配置性方面做了一定程度的讨论和改进，提高了算法的可用性，同时为进一步的研究提供了更加便利的平台。 整个设计都是在ISE8.2和ModelSim第三方仿真软件环境下开发的，在xilinx的Spartan-3E XC3S500E硬件平台上实现。在软件仿真过程中利用了ISE8.2自带仿真工具和ModelSim结合使用。 本课题为制造FPGA的专用图像处理芯片做了有益的探索性研究，为实现FPGA为核心处理芯片的实时图像处理系统有着积极的作用。
上传时间： 2013-07-29
上传用户：爱顺不顺
在工业控制领域，多种现场总线标准共存的局面从客观上促进了工业以太网技术的迅速发展，国际上已经出现了HSE、Profinet、Modbus TCP/IP、Ethernet/IP、Ethernet Powerlink、EtherCAT等多种工业以太网协议。将传统的商用以太网应用于工业控制系统的现场设备层的最大障碍是以太网的非实时性，而实现现场设备间的高精度时钟同步是保证以太网高实时性的前提和基础。 IEEE 1588定义了一个能够在测量和控制系统中实现高精度时钟同步的协议——精确时间协议(Precision Time Protocol)。PTP协议集成了网络通讯、局部计算和分布式对象等多项技术，适用于所有通过支持多播的局域网进行通讯的分布式系统，特别适合于以太网，但不局限于以太网。PTP协议能够使异质系统中各类不同精确度、分辨率和稳定性的时钟同步起来，占用最少的网络和局部计算资源，在最好情况下能达到系统级的亚微级的同步精度。 基于PC机软件的时钟同步方法，如NTP协议，由于其实现机理的限制，其同步精度最好只能达到毫秒级；基于嵌入式软件的时钟同步方法，将时钟同步模块放在操作系统的驱动层，其同步精度能够达到微秒级。现场设备间微秒级的同步精度虽然已经能满足大多数工业控制系统对设备时钟同步的要求，但是对于运动控制等需求高精度定时的系统来说，这仍然不够。基于嵌入式软件的时钟同步方法受限于操作系统中断响应延迟时间不一致、晶振频率漂移等因素，很难达到亚微秒级的同步精度。 本文设计并实现了一种基于FPGA的时钟同步方法，以IEEE 1588作为时钟同步协议，以Ethernet作为底层通讯网络，以嵌入式软件形式实现TCP/IP通讯，以数字电路形式实现时钟同步模块。这种方法充分利用了FPGA的特点，通过准确捕获报文时间戳和动态补偿晶振频率漂移等手段，相对于嵌入式软件时钟同步方法实现了更高精度的时钟同步，并通过实验验证了在以集线器互连的10Mbps以太网上能够达到亚微秒级的同步精度。
上传时间： 2013-08-04
上传用户：hn891122
H.264作为新一代视频编码标准，相比上一代视频编码标准MPEG2，在相同画质下，平均节约64﹪的码流。该标准仅设定了码流的语法结构和解码器结构，实现灵活性极大，其规定了三个档次，每个档次支持一组特定的编码功能，并支持一类特定的应用，因此。H.264的编码器的设计可以根据需求的不同而不同。 H.264虽然具有优异的压缩性能，但是其复杂度却比一般编码器高的多。本文对H.264进行了编码复杂度分析，并统计了整个软件编码中计算量的分布。H.264中采用了率失真优化算法，提高了帧内预测编码的效率。在该算法下进行帧内预测时，为了得到一个宏块的预测模式，需要进行592次率失真代价计算。因此为了降低帧内预测模式选择的计算复杂度，本文改进了帧内预测模式选择算法。实践证明，在PSNR值的损失可以忽略不计的情况下，该算法相比原算法，帧内编码时间平均节约60﹪以上，对编码的实时性有较大帮助。 为了实现实时编码，考虑到FPGA的高效运算速度和使用灵活性，本文还研究了H.264编码器基本档次的FPGA实现。首先研究了H.264编码器硬件实现架构，并对影响编码速度，且具有硬件实现优越性的几个重要部分进行了算法研究和FPGA.实现。本文主要研究了H.264编码器中整数DCT变换、量化、Zig-Zag扫描、CAVLC编码以及反量化、逆整数DCT变换等部分。分别对这些模块进行了综合和时序仿真，并将验证后通过的系统模块下载到Xilinx virtex-Ⅱ Pro的FPGA中，进行了在线测试，验证了该系统对输入的残差数据实时压缩编码的功能。 本文对H.264编码器帧内预测模式选择算法的改进，算法实现简单，对软件编码的实时性有很大帮助。本文对在单片FPGA上实现H.264编码器做出了探索性尝试，这对H.264编码器芯片的设计有着积极的借鉴性。
上传时间： 2013-06-13
上传用户：夜月十二桥
H.264/AVC是由ITU和ISO两大组织联合组成的JVT共同制定的一项新的视频压缩技术标准，在较低带宽上提供高质量的图像传输是H.264/AVC的应用亮点。在同样的视觉质量前提下，H.264/AVC比H.263和MPEG-4节约了50％的码率。但H.264获得优越性能的代价是计算复杂度的增加，据估计其编码的计算复杂度大约为H.263的3倍，因此很难应用于实时视频处理领域。针对这一现状，业内做了大量的研究工作，力图降低其计算复杂度和提高运行效率。比如在运动估计方面，国内外在这方面的研究已经很成熟。而针对帧内/帧间预测编码的研究却较少。因此研究预测模式的快速算法具有理论意义和应用价值。 本文在详细研究H.264标准视频压缩编码特点基础上，分析了H.264帧内编码, 帧间编码及变换，量化技术的原理及特点，提出了一种基于局部边缘方向信息的快速帧内模式判决算法，通过结合SAD的模式选择方法来减少模式选择数目。它采用了Sobel梯度算子计算当前块的边缘信息，累加当前块中属于同一方向像素点的边缘矢量构造不同模式下的边缘方向直方图，以便确定最可能的预测模式。该算法有效降低了编码器的运算复杂度，在并未显著降低编码性能的情况下提升了编码器效率。仿真表明：Foreman 图像序列编码性能有了提高，其中PSNR平均降低了0.06dB，Bitrate平均降低了19.4％，这大大提高了视频传输的质量。 另外在帧间预测模式选择算法方面进行了改进研究：按顺序对不同类型进行判决，有选择地去比较可能模式，使得在有效减少需判决的模式数量的同时，结合小块模式搜索中途停止准则来确定最优模式。仿真表明：改进算法相对与原来算法能够节省很多的编码时间（平均下降了49.3％），但带来的图像质星的下降（平均下降0.08dB,可以忽略）和码率较少的增加。 同时在整数DCT变换模块中，提出了一种快速蝶形算法，使得对4×4点数据做一次变换，只需通过8×8次加法和2×8次移位运算便可完成，与原来12×8次加法和4×8次移位相比，新算法大大降低了运算复杂度。 最后介绍FPGA的特点及设计流程，并实现了H.264编解码器中变换编码及量化和熵解码模块的硬件。这种基于FPGA所实现的H.264编码视频处理模块设计具备了成本低，周期短，设计方法灵活等优点，具有广阔的市场应用前景。 仿真表明，通过使用本文提出的帧内/帧间速算法方法可使得H.264编码速度获得显著的提高，使H.264 Baseline编码器能在PC平台上实现实时编码。
上传时间： 2013-07-18
上传用户：zukfu
反激式变压器的计算，帮助新手顺利设计反激式开关电源的变压器，希望对大家有用
上传时间： 2013-05-31
上传用户：17826829386
随着数字电子技术的发展，数字信号处理技术广泛应用于通讯、语音处理、计算机和多媒体等领域。快速傅里叶变换FFT作为数字信号处理的核心技术之一，使离散傅里叶变换的运算时间缩短了几个数量级。 现场可编程门阵列FPGA是近年来迅速发展起来的新型可编程器件。随着它的不断应用，使电子设计的规模和集成度不断提高，同时也带来了电子系统设计方法和设计思想的不断推陈出新。 本文主要研究如何利用FPGA实现FFT处理器，包括算法选取、算法验证、系统结构设计、各个模块设计、FPGA实现和测试整个流程。设计采用基－2按时间抽取算法，以XILINX公司提供的ISE6.1为软件平台，利用Verilog HDL描述的方式实现了512点16bits复数块浮点结构的FFT系统，并以FPGA芯片VirtexⅡXC2V1000为硬件平台，进行了仿真、综合等工作。仿真结果表明其计算结果达到了一定的精度，运算速度可以满足一般实时信号处理的要求。
上传时间： 2013-04-24
上传用户：lwwhust
许多资料上都写有UC3842/3的频率计算公式，有的资料上为：1.72/Rt×Ct；也有的资料上为： 1.8/Rt×Ct，其实这些公式都为近似值，条件为
上传时间： 2013-06-12
上传用户：telukeji
建立在数据率转换技术之上的宽带数字侦察接收机要求能够实现高截获概率、高灵敏度、近乎实时的信号处理能力。双信号数据率转换技术是宽带数字侦察接收机关键技术之一，是解决宽带数字接收机中前端高速ADC采样的高速数据流与后端DSP处理速度之间瓶颈问题的可行方案。测频技术以及带通滤波，即宽带数字下变频技术，是实现数据率转换系统的关键技术。本文首先介绍了宽带数字侦察接收关键技术之一的数据率转换技术，着重研究了快速、高精度双信号测频算法以及实验系统硬件实现。论文主要工作如下： (1)分析了现代电子侦察环境下的信号特征，指出宽带数字接收机必须满足宽监视带宽、流水作业以及近实时的响应时间。给出了一种频率引导式的数字接收机方案，简要介绍这种接收机的关键技术——快速、高精度频率估计以及高效的数据率转换。 (2)介绍了FFT技术在测频算法中的应用，比较了FFT专用芯片及其优点和缺点，指出为了满足实时处理要求，必须选用FPGA设计FFT模块。 (3)在分析常规的插值算法基础上，提出了一种单信号的快速插值频率估计方法，只需三个FFT变换系数的实部构造频率修正项，计算量低。该方法具有精度高、测频速率快的特点。 (4)基于DFT理论和自相关理论，提出了结合FFT和自相关的双信号频率估计算法。该方法先用DFT估计其中一个信号的频率和幅度，以此频率对信号解调并对消该频率成分，最后利用自相关理论估计出另一个信号的频率。 (5)基于DFT理论和FFT技术，研究了信号平方与FFT结合的双信号频率估计算法。根据信号中两频率分量的幅度比，只需一次一维平方信号谱峰搜索，就可以得到双信号的和频与差频分量的估计值，并利用插值技术提高测频精度。该算法能够精确地估计频率间隔小的双信号频率，且容易地扩展到复信号，FPGA硬件实现容易。 (6)基于现代谱分析理论，研究了基于AR(2)模型的双信号频率估计算法。方法在利用AR(2)模型系数估计双正弦信号频率之和的同时，利用FFT快速测频算法估计其中强信号分量的频率值。算法仿真验证和性能分析表明了提出的算法能快速高精度地估计双信号频率。 (7)给出了基于频谱重心算法的雷达双信号频率估计的FPGA硬件实现架构，并进行了时序仿真。 (8)讨论了双信号带宽匹配接收系统的硬件设计方案，给出了快速测频及带宽估计模块设计。
上传时间： 2013-06-02
上传用户：youke111
离散余弦变换(DCT)及其反变换(IDCT)在图像编解码方面应用十分广泛，至今已被JPEG、MPEG-1、MPEG-2、MPEG-4和H.26x等国际标准所采用。由于其计算量较大，软件实现往往难以满足实时处理的要求，因而在很多实际应用中需要采用硬件设计的DCT/IDCT处理电路来满足我们对处理速度的要求。本文所研究的内容就是针对图像处理应用的8×8二维DCT/IDCT处理核的硬件实现。 本文首先介绍了DCT和IDCT在图像处理中的作用和原理，详细说明了DCT变换实现图像压缩的过程，并与其它变换比较说明了用DCT变换实现图像压缩的优势。接着，分析研究了DCT的各种快速算法，总结了前人对DCT快速算法及其实现所做的研究。本文给出了两种性能、资源上有一定差异的二维DCT/IDCT的FPGA设计方案。两种方案均利用DCT的行列分离特性，采用流水线设计技术，将二维DCT/IDCT实现转化为两个一维DCT/IDCT实现。在一维DCT/IDCT设计中，根据图像处理的特点对Loeffler算法的数据流进行了优化，通过合理安排时钟周期数和简化各周期内的操作，大大缩短了关键路径的执行时间，从而提高了流水线的执行速度。最后，对所设计的DCT/IDCT处理核进行了综合和时序仿真。 结果表明，当使用Altera公司的MERCURY系列FPGA器件时，本文设计的方案一能够在116M时钟频率下正确完成8×8的二维DCT或IDCT的逻辑运算，消耗2827个逻辑单元；方案二能够在74M时钟频率下正常工作，消耗1629个逻辑单元。
上传时间： 2013-07-14
上传用户：3291976780
