FPGA全局时钟约束(Xilinx)
上传时间： 2013-11-13
上传用户：农药锋6
赛灵思推出业界首款自动化精细粒度时钟门控解决方案，该解决方案可将 Virtex®-6 和 Spartan®-6 FPGA 设计方案的动态功耗降低高达 30%。赛灵思智能时钟门控优化可自动应用于整个设计，既无需在设计流程中添加更多新的工具或步骤，又不会改变现有逻辑或时钟，从而避免设计修改。此外，在大多数情况下，该解决方案都能保留时序结果。
上传时间： 2013-11-16
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提出了一种基于FPGA的时钟跟踪环路的设计方案,该方案简化了时钟跟踪环路的结构,降低了时钟调整电路的复杂度。实际电路测试结果表明,该方案能够使接收机时钟快速准确地跟踪发射机时钟的变化,且时钟抖动小、稳准度高、工作稳定可靠。
上传时间： 2014-12-28
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。 FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元 (IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如图1所示。
上传时间： 2014-01-01
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宇电AIBUS及MODBUS通讯协议
上传时间： 2013-11-03
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AFDX（ Avionics Full Duplex Switch Ethernet）是空客公司首先提出的， 在商用以太网技术的基础上，通过增加特殊功能来保证航空应用的确定性和可靠性，是目前最先进的机载通信网络。文中针对航电设备与总线网络通信出现的故障，设计了某型号飞机AFDX总线监控器，该设备是一个便携式工控机，通过扩展AFDX总线接口卡，实时、高速、可靠的对总线上的数据进行记录、分析、显示，并依照航电总线标准ICD（接口控制文件）库进行解析，快速准确的定位故障，避免设备的无故障拆装，提高维护效率。仿真实验表明：该监控器可实时监控航电AFDX 总线上的所有动态信息，对信息的分析处理正确，能满足设计需求。
上传时间： 2013-10-17
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西电通信工程培养方案
上传时间： 2013-11-07
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红外热释电处理芯片BISS0001
上传时间： 2014-12-29
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红红外热释电处理芯片BISS0001及配套的热释电元件RE200B
上传时间： 2014-01-18
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针对电液比例位置控制系统由于非线性和死区特性在实际控制中难以得到满意的控制效果的现状，本研究采用T-S模糊控制理论的原理设计了T-S模糊控制器对电液比例位置控制系统进行控制。并以Matlab为平台进行了仿真实验。仿真结果表明采用T-S模糊控制的电液比例位置控制系统具有较好的控制效果
上传时间： 2013-11-13
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