VHDL语言的高频时钟分频模块
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。...
时钟周期技术资料
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常用数字逻辑功能都在CPLD器件上用VHDL语言实现
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试...
大型设计中FPGA的多时钟设计策略
大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢...
VHDL语言编写的时钟显示代码
VHDL语言编写的时钟显示代码，简短而又易懂，个人觉得很不错...
FPGA异步时钟设计中的同步策略
FPGA异步时钟设计中的同步策略，需要...
通过fpga产生时钟的VHDL源码
通过fpga产生时钟的VHDL源码，QII7.1下调试通过...
基于FPGA的DDS和周期合成技术在EIS中的应用,caj格式
基于FPGA的DDS和周期合成技术在EIS中的应用,caj格式...
附件中资料时模拟时钟方面的信息
附件中资料时模拟时钟方面的信息，可用单片机仿真软件仿真。...
基于FPGA的新型数据位同步时钟提取(CDR)实现方法
基于FPGA的新型数据位同步时钟提取(CDR)实现方法...
FPGA的时钟详细讲解
FPGA的时钟详细讲解，可以让你更加熟悉的了解FPGA的时钟设计。...